没有输入系统 verilog 的输入 [英] inputs without type in system verilog
本文介绍了没有输入系统 verilog 的输入的处理方法，对大家解决问题具有一定的参考价值，需要的朋友们下面随着小编来一起学习吧！
问题描述
我在一个例子中遇到了一个系统 verilog 代码对 module 输入和输出的声明，但没有说明它们的类型，例如 logic、wire...
I've encountered in an example for a system verilog code decleration of inputs and outputs for a module without stating their type, e.g logic, wire...
module mat_to_stream (
input [2:0] [2:0] [2:0] a,b,
input newdata,
input rst, clk,
output [2:0] [7:0] A_out, B_out);
...rest of code...
声明逻辑和不声明任何类型有什么区别?
What is the diffrence between stating logic and not stating any type?
推荐答案
声明 logic 和不声明任何类型没有区别.
There is no difference between stating logic and not stating any type.
input newdata,
相当于
input logic newdata,
SystemVerilog IEEE Std (1800-2009) 在23.2.2.3 确定端口种类、数据类型和方向的规则"部分对此进行了描述.
The SystemVerilog IEEE Std (1800-2009) describes this in section: "23.2.2.3 Rules for determining port kind, data type and direction".
这篇关于没有输入系统 verilog 的输入的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！
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