有人能告诉我下面的VHDL代码有什么问题吗？ [英] Can anybody let me know what is the problem with the following vhdl code?

问题描述

我收到错误"Error：xst：827-"C：/1553/decder_copy/decder.vhd"第265行：无法合成信号NO_WORD，同步描述不正确"。

     process(rst_n,dword_int,sync_csw_reg,sync_dw_reg)
     begin
if(rst_n='1')then
    noofwords<="00000";
    no_words<="00000";
    nfw<='1';
elsif(falling_edge(sync_csw_reg) and dword_int(10)='0' and nfw='1' )then
    noofwords<=dword_int(0 to 4);
    check_nfw<=dword_int(0 to 4);
elsif(falling_edge(sync_dw_reg))then
    if(no_words = noofwords)then
        no_words<="00000";
        nfw<='1';
    else
        no_words<= no_words+'1';
        nfw<='0';
    end if;
end if;

结束进程；

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我猜这是因为您在一个进程中检查两个不同信号(sync_csw_reg和sync_dw_reg)的边缘。如果您想要合成代码，就不能这样做。您必须将其分为两个进程。

这篇关于有人能告诉我下面的VHDL代码有什么问题吗？的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！