在SystemVerilog中使用带有Wire的tyecif 使用tyecif声明用户定义类型时，EDA游乐场接受这两种形式： typedef reg[4:0] reg5; typedef logic[4:0] logic5; 但是，如果根据wire类型执行类似操作，则此格式将失败： typedef wire[4:0] wire5; 我收到语法错误&qot；。 如何解释？ 推荐答案 根据IEEE标准1800-2017，声 .. 发布时间：2022-03-26 16:54:57 verilog typedef system-verilog edaplayground 其他开发
