VHDL语言中的并发语句非法？ [英] Illegal Concurrent Statement in VHDL?

问题描述

我一直在努力学习如何在VHDL中使用条件信号赋值(我相信哪些是When Else语句？)然后想出了一个应该很简单的代码。但是ModelSim不让它编译，一直告诉我我有一个非法的并发语句。哪里?为什么？我曾尝试在进程内执行If ELSIF Else语句，但仍收到完全相同的错误，因此现在比开始时更困惑.

Library ieee;
Use ieee.std_logic_1164.all;

Entity Q59122 is port (
    A, B : IN  STD_LOGIC;
    Y    : OUT STD_LOGIC
);
End Entity Q59122;

ARCHITECTURE csa OF Q59122 IS
BEGIN
    Y <= '0' WHEN A = '0'
    ELSE Y <= '0' WHEN B = '0'
    ELSE Y <= '1';
END csa;

基本上，我尝试使用条件信号赋值来模拟AND门。我知道在VHDL中可以使用"and"命令，但那会违背目的。提前感谢您的帮助。

推荐答案

并发赋值语句应写为：

Y <= '0' when A = '0' else 
     '0' when B = '0' else
     '1';

如果要使用If-Else链，应写为：

process (A, B)
begin
    if A = '0' then
        Y <= '0';
    elsif B = '0' then
        Y <= '0';
    else
        Y <= '1';
    end if;
end process;

这篇关于VHDL语言中的并发语句非法？的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！