有关x86 LAPIC系统上的消息信号中断(MSI)的问题
嗨，我正在编写一个内核，并计划对PCI设备使用MSI中断. 但是，我对文档也很困惑. 我对MSI的理解如下: 从PCI设备的角度来看: 文档表明我需要找到Capabillty ID = 0x05来定位3个寄存器:消息控制(MCR)，消息地址(MAR)和消息数据(MDR)寄存器 MCR为MSI中断提供控制功能， MAR提供PCI设备的物理地址一旦中断发生就会写 MDR形
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x86 PIC，QEMU在所有CPU上引发中断是否正确?
我最近不得不解决x86 PIC的专有操作系统问题，该操作系统期望的计时器仅在CPU0上中断.我启用了IO-APIC来解决此问题，并进行了CPU控制，因此中断仅进入CPU0.问题解决了. 有人告诉我，我们的硬件坏了，无法做到这一点.即仅使用PIC时在所有CPU上引发计时器中断.有问题的“硬件"是QEMU/KVM. 这里QEMU/KVM是否有故障?操作系统是否做出了无效的假设? 我怀
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