VHDL中的匹配仿真和后综合行为 [英] Match Simulation and Post-Synthesis Behavior in VHDL

问题描述

此问题是此处显示的另一个问题的扩展，VHDL Process Confusion with Sensitivity Lists

但是，由于我的代表点不到50个，我无法评论以作进一步的解释。

因此，我在链接中遇到了相同的问题，并接受了显示的答案。然而，现在我感兴趣的是推荐的方法是什么，以便将模拟与合成后行为相匹配。链接中接受的答案指出，不建议将电平敏感闩锁作为解决方案，因为它们会导致更多问题。所以我的问题是推荐的方法是什么？有吗？

换句话说，我想获得在那个职位上试图实现的目标，但方式不会造成更多问题。我需要我的敏感度列表不被我的合成工具忽略。

另外，我是VHDL的新手，所以使用进程可能不是实现我想要的结果的正确方式。我使用的是带有Quartus Prime 16.0的DE2-115。如有任何信息，我们将不胜感激。

VHDL

如果您使用推荐答案对基于FPGA的原型板进行编程，您会对该语言的综合语义感兴趣。它与语言参考手册(LRM)中描述的模拟语义有很大不同。更糟糕的是：它不是标准化的，而且在不同的合成工具中各不相同。无论如何，综合意味着从VHDL代码到数字硬件的转换。对于仍然不清楚合成语义的初学者，这里唯一推荐的方法是：

首先考虑硬件，然后编写代码。

换句话说，就是在一张纸上画一张你想要的硬件的挡路图。并使用以下10条规则。严格来说是这样。没有例外。绝不可能。别忘了仔细检查最后一个，它和其他的一样重要，但是更难核实。

这篇关于VHDL中的匹配仿真和后综合行为的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！