在SystemVerilog测试平台中包含VHDL包 [英] include VHDL package in SystemVerilog Testbench

问题描述

我有这个SystemVerilog测试台，我想在其中使用一个用VHDL语言编写的包。 当我这样做时：'include "desired_pkg.vhd"，它显然是一个Verilog包，如ModelSim报告的：

Error: (vlog-13069) ** while parsing file included at C:/Users/VHDL/CO_code/CO_18_03/simulation/ed_sim/models/tb_top.sv(22)
** at C:/Users/VHDL/CO_code/CO_18_03/CO_simulation/mentor/020_regmaps_struct_pkg.vhd(1): near "--": syntax error, unexpected --, expecting class.

所以它试图将--(VHDL语言中的注释)解释为Verilog中的内容。如何在不将其重写为Verilog的情况下包含此包？

推荐答案

谢谢。它可以与Modelsim一起使用。

为了寻求完整性，让我在下面添加一些细节：

• 我用-mixedsvvh
编译了VHDL包
• 编译我的SystemVerilog模块时也添加了-mixedsvvh
• 我在我的SystemVerilog模块文件的开头添加了import my_pkg::*;
• 注意大小写：似乎所有变量都是以小写形式导入的(我的意思是，有时人们习惯于在HIGH_CASE中定义VHDL常量，但如果您将粘贴原样复制到您的系统Verilog中，您将得到&qot；未定义的变量
)

我的两点看法；)

这篇关于在SystemVerilog测试平台中包含VHDL包的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！