在SystemVerilog中使用带有Wire的tyecif [英] Using typedef with wire in SystemVerilog

问题描述

使用tyecif声明用户定义类型时，EDA游乐场接受这两种形式：

typedef reg[4:0] reg5;
typedef logic[4:0] logic5;

但是，如果根据wire类型执行类似操作，则此格式将失败：

typedef wire[4:0] wire5;

我收到语法错误&qot；。

如何解释？

推荐答案

根据IEEE标准1800-2017，声明类型为wire的typedef是非法的。请参阅第6.18节用户定义类型：

type_declaration ::=                // from A.2.1.3 
typedef data_type type_identifier { variable_dimension } ;

Awire不是data_type，而reg和logic是。Awire是net_type。

这篇关于在SystemVerilog中使用带有Wire的tyecif的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！