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如果存在永久性的高速缓存丢失，CPU核心的工作负载（使用率）将是100％？

也就是说，如果核心处理器大部分时间都在等待来自具有RAM丢失的RAM或高速缓存L3的数据，但是系统是实时的（实时线程优先级），并且该线程是附加的（亲和性）并在不切换线程/上下文的情况下工作，那么在现代 x86_64 上应该显示什么样的负载（使用率）CPU-Core？ 也就是说，仅当登录 Idle 时，CPU使用率才会显示为减少？ 如果有人知道，其行为是否与此不同，其他处理器的情况：AR ..

发布时间：2020-10-11 00:44:00 caching x86 x86-64 cpu-usage cpu-cache 其他开发

为什么要实施数据缓存和指令缓存以减少遗漏？

在这样的问题上我不败 在内存层次结构的上下文中，为什么要实现数据缓存和 指令 我回答说，减少冲突丢失和空间不足丢失的数量很有用。但是可以根据数据和指令的数量来调整数据缓存和指令缓存的大小吗？因为我假设数据数大于指令数（很多时候我们需要2个数据才能执行1条指令），并且数据高速缓存和指令高速缓存的大小根据此数字确定。是真的还是完全错误的？在错误的情况下，为什么要实施数据缓存和指令缓存以减 ..

发布时间：2020-10-11 00:18:21 caching cpu-architecture cpu-cache 其他开发

根据英特尔的说法，我的缓存应该是12路的，但应该是24路的。

根据“英特尔64和IA-32架构优化参考手册”， 2012年4月第2-23页 LLC数据数组中保存的数据的物理地址通过散列函数分布在 缓存片中，从而使地址均匀分布。高速缓存块中的 数据数组可能具有4/8/12/16方式，对应于 0.5M / 1M / 1.5M / 2M块大小。但是，由于从软件的角度来看， 高速缓存块之间的地址分配，因此它不会显示为普通的N向 高速缓存。 我 ..

发布时间：2020-10-11 00:12:22 performance intel cpu-architecture cpu-cache micro-optimization 其他开发

非暂时性指令如何工作？

我正在阅读Ulrich Drepper撰写的每个程序员应该了解的内容 pdf。在第6部分的开头有一个代码片段： #include void setbytes（char * p，int c） { __m128i i = _mm_set_epi8（c，c，c，c，c， c，c，c，c， c，c，c，c， c，c，c，c）； _mm_stream_si12 ..

发布时间：2020-10-11 00:12:06 memory x86 cpu-architecture intrinsics cpu-cache 其他开发

编写程序以获取CPU缓存的大小和级别

我想编写一个程序来获取我的缓存大小（L1，L2，L3）。我知道它的一般概念。 分配一个大数组 访问其中的一部分 所以我写了一个小程序。 这是我的代码： #include #include #include const int KB = 1024; const int MB = 1024 * ..

发布时间：2020-10-11 00:10:06 c++ performance computer-architecture cpu-cache C/C++开发

英特尔x86处理器的L1内存缓存在哪里记录？

我正在尝试分析和优化算法，我想了解高速缓存对各种处理器的特定影响。对于最新的Intel x86处理器（例如Q9300），很难找到有关缓存结构的详细信息。特别是，大多数发布处理器的网站（包括 Intel.com ）规格不包括对L1缓存的任何引用。这是因为L1缓存不存在，还是由于某些原因此信息不重要？是否有任何有关消除L1缓存的文章或讨论？ [edit] 运行各种测试和诊断程序后（大多数在答案 ..

发布时间：2020-10-11 00:09:47 performance intel cpu-architecture cpu-cache 其他开发

Core i7中每核L2和L3之间的互连

英特尔酷睿i7具有每核L1和L2缓存，以及大型共享的L3缓存。我需要知道哪种互连将多个L2连接到单个L3。我是一名学生，需要编写缓存子系统的粗略行为模型。 它是横线吗？一辆公共汽车？戒指？我遇到的参考文献都提到了缓存的结构细节，但是都没有提及存在哪种片上互连。 谢谢， -neha 解决方案 现代i7使用环。从汤姆的硬件： 今年早些时候，我有幸与Intel的 高级工程师 ..

发布时间：2020-10-11 00:06:42 x86 computer-architecture cpu-cache 其他开发

L1高速缓存控制器的顺序以处理来自CPU的内存请求

在总存储顺序（TSO）内存一致性模型下，x86 cpu将具有一个写缓冲区来缓冲写请求，并可以处理来自写缓冲区的重新排序的读请求。它说写缓冲区中的写请求将退出并以FIFO顺序向高速缓存层次结构发出，这与程序顺序相同。 我很好奇： 为了处理从写缓冲区发出的写请求，L1缓存控制器是否执行 解决方案来处理写请求，完成写请求的缓存一致性并将数据插入到L1缓存中？ 您的用语不寻常。您说“完 ..

发布时间：2020-10-11 00:05:35 x86 hardware cpu-architecture cpu-cache memory-barriers 其他开发

包容性还是排他性？ Intel Core IvyBridge处理器中的L1，L2缓存

我有3.40GHz（L1-32KB，L2-256KB，L3-8MB）的Intel Core IvyBridge处理器，Core Core i7-3770 CPU。我知道L3是包容性的，并且在多个内核之间共享。我想了解有关我的系统的以下信息 PART1： L1是包含性还是排他性？ L2是包含性或排他性吗？ PART2： 如果L1和L2都包含两个端点，那么为了找到L2的访问时 ..

发布时间：2020-10-11 00:04:16 c cpu-architecture processor cpu-cache 其他开发

DCU预取器在哪种情况下开始预取？

我正在阅读有关Intel Core i7系统中可用的不同预取器的信息。 我进行了实验，以了解何时调用这些预取器。 这些是我的发现 L1 IP预取器在3次缓存未命中后开始预取。 L2相​​邻的行预取器在第一个高速缓存未命中 后开始预取，并在高速缓存未命中时进行预取。 / p> L2硬件（跨步）预取器在第一次高速缓存未命中 后开始预取，并在命中高速缓存时进行预取。 ..

发布时间：2020-10-11 00:04:14 x86 intel cpu-architecture cpu-cache prefetch 其他开发

L1缓存命中的周期/成本与在x86上注册的周期/成本？

我记得在我的体系结构类中假设一次L1缓存命中是1个周期（即与寄存器访问时间相同），但是在现代x86处理器上确实是这样吗？ L1缓存命中需要几个周期？与注册访问相比，它有何不同？ 解决方案 关于此主题的一篇很棒的文章： http://arstechnica.com/gadgets/reviews /2002/07/caching.ars/1 要回答您的问题-是的，缓存命中的 ..

发布时间：2020-10-11 00:01:23 performance x86 cpu-architecture cpu-cache micro-optimization 其他开发

是什么专门将x86高速缓存行标记为脏-进行任何写操作，还是需要进行显式更改？

这个问题专门针对，是针对现代x86-64高速缓存一致性体系结构的，我很高兴在其他CPU上得出不同的答案。 如果我写入内存，则MESI协议要求先将高速缓存行读入高速缓存，然后在高速缓存中进行修改（将值写入高速缓存行，然后将其标记为脏）。在较旧的可写微体系结构中，这将触发缓存行被刷新，在回写情况下，被刷新的缓存行可能会延迟一段时间，并且在两种机制下都可能发生某些写合并（更可能发生回写） 。而且我 ..

发布时间：2020-10-11 00:00:10 x86 x86-64 cpu-architecture cpu-cache memory-bandwidth 其他开发

全局不可见的加载说明

由于商店负载转发，某些负载指令是否可能在全局上不可见？换句话说，如果加载指令从存储缓冲区中获取其值，则它永远不必从高速缓存中读取。 正如通常所说的那样，当从L1D缓存中读取负载时，该负载在全局范围内可见，而未从L1D读取的负载应该使其在全局范围内不可见。 解决方案 负载的全局可见性概念很棘手，因为负载不会修改内存的全局状态，而其他线程不能直接 观察它。 但是，一旦无序/投机执行 ..

发布时间：2020-10-10 23:59:56 cpu-architecture cpu-cache memory-barriers 其他开发

缓存关联性如何影响性能

我正在阅读Andrey Akinshin撰写的“ Pro .NET Benchmarking”，一件事使我感到困惑（p.536）-说明缓存关联性会影响性能。在一个测试中，作者使用了3个正方形数组1023x1023、1024x1024、1025x1025的 ints ，并观察到在1024x1024的情况下访问第一列的速度较慢。 作者解释（背景信息，CPU是具有32KB内存的L1高速缓存的Int ..

发布时间：2020-10-10 23:54:13 performance caching cpu cpu-cache 其他开发

通过降低关联性增强了Skylake L2缓存？

在英特尔的优化指南，第2.1.3节，其中列出了Skylake（重点是我的）中的缓存和内存子系统的一些增强功能： Skylake微体系结构的缓存层次结构具有以下 增强功能： 与前几代产品相比，缓存带宽更高。 通过扩大的缓冲区同时处理更多的负载和存储。 与Haswell微体系结构和早期版本中的一个相比，Processor可以并行执行两次页面遍历。 页面拆分负载损失从上一代的100个 ..

发布时间：2020-10-10 23:49:21 x86 cpu intel cpu-cache 其他开发

Sandy-Bridge CPU规格

我能够到处散布有关Sandy Bridge-E架构的信息，但我不确定所有参数，例如L2缓存的大小。任何人都可以确认它们都是正确的吗？我的主要来源是 64 -ia-32-architectures-optimization-manual.pdf 解决方案 在沙桥上，每个核心都有256KB的L2（请参阅数据表， 1.1 ）。对于6个内核，则为1.5MB，但是由于每个内核只能访问自己的内核，因此 ..

发布时间：2020-10-10 23:46:05 cpu intel cpu-registers cpu-architecture cpu-cache 其他开发

现代英特尔CPU L3缓存如何组织？

鉴于CPU现在是多核并拥有自己的L1 / L2高速缓存，我很想知道L3高速缓存是如何组织的，因为它由多个内核共享。我可以想象，如果我们有4个核心，那么L3缓存将包含4页的数据，每个页面对应于特定核心正在引用的内存区域。假设我是正确的，就目前而言？例如，它可以将这些页面中的每一个划分为子页面。这样，当多个线程在同一个内核上运行时，每个线程可以在子页面之一中找到其数据。我只是想出了这个办法，所以我很想 ..

发布时间：2020-10-10 23:27:10 cpu intel cpu-cache 其他开发

读取CPU缓存内容

有什么办法读取CPU缓存内容？ 体系结构适用于ARM。 我要使一系列地址无效，然后要确保其是否无效。 尽管我可以在使无效和检查无效的情况下读写地址范围，但我想知道是否可以读取缓存内容 谢谢！ 解决方案 ARM9提供了缓存操作和测试寄存器，可让您检查缓存的状态。这是一个合理的起点： http://infocenter.arm.com/help/index.jsp?top ..

发布时间：2020-10-10 23:24:13 caching hardware cpu cpu-cache 其他开发

在L1和L2处预取数据

在Agner Fog的手册中，在C ++中优化软件，在第9.10节“大型数据结构”，他描述了一个在矩阵宽度等于临界跨度时转置矩阵的问题。在他的测试中，当宽度等于临界跨度时，L1中矩阵的成本要高40％。 如果矩阵更大，并且仅适合L2，则成本为600％！表9.1中很好地总结了这一点。这与在 为什么转置512x512的矩阵要比转置513x513的矩阵慢得多？ 后来他写道： 二级缓存争用比一 ..

发布时间：2020-10-10 23:23:25 c x86 cpu cpu-cache 其他开发

现代x86 CPU使用什么高速缓存一致性解决方案？

我对高速缓存一致性系统在现代多核CPU中的功能感到困惑。我已经看到，基于侦听的协议（例如基于MESIF / MOESI的侦听协议）已在Intel和AMD处理器中使用，另一方面，基于目录的协议在多核的情况下似乎效率更高，因为它们不广播而是将消息发送到 什么是AMD或Intel处理器中的现代缓存一致性解决方案？它是基于侦听的协议（例如MOESI和MESIF），还是仅基于目录的协议？是两者的结合（ ..

发布时间：2020-10-07 18:34:32 x86 computer-science cpu-architecture cpu-cache mesi 其他开发