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为什么动态功耗始终为零?

我想获得一个准确的功耗报告，其中包含实际的动态和静态功耗.我正在研究Xilinx spartan3板. 我的代码没有错误，但是在ISE(Xilinx综合工具)中选择“生成文本电源报告"后，电源报告始终显示我的设计没有动态功耗. (为什么?) 电量报告: Dynamic = 0.00 Quiescent = 59.84 Total = 59.84 我的代码: ..

发布时间：2020-07-15 02:19:17 vhdl fpga xilinx xilinx-ise 其他开发

VHDL中的方波生成

我正在VHDL中进行秒表项目，但是我不知道如何制作计数器的CLK方波?请帮忙. 这是我的代码: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity Circuit is Port ( CLK : in STD_LOGIC := '0'; ..

发布时间：2020-07-15 02:19:12 vhdl xilinx-ise 其他开发

展位乘数的代码是:- module ni(prod, a, b, busy, mc, mp, clk, start); output [15:0] prod; output [7:0] a, b; output busy; input [7:0] mc, mp; input clk, start; reg [7:0] A, Q, M; reg Q_1; reg [3:0] count; wi ..

发布时间：2020-07-15 02:19:08 verilog fpga xilinx-ise 其他开发

VHDL-连接开关和LED

我有Xilinx Spartan6和下一个VHDL代码: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity Switches_Leds is Port (switch_0: in STD_LOGIC; LED_0 : out STD_LOGIC); end Sw ..

发布时间：2020-07-15 02:19:05 vhdl fpga led xilinx-ise spartan 其他开发

VHDL流程与灵敏度列表的混淆

我正在通过在线阅读书籍(自由范围VHDL)来学习VHDL，并通过Xilinx ISE Webpack 14.7在我的Nexsys2上实现示例.我正在重新阅读Free Range VHDL文本，目前正在讨论过程的这一章中.我对流程是什么以及它如何工作有深刻的了解，但是我实现了一个示例，但我不理解结果. 我使用以下代码实现了8对1多路复用器. library IEEE; use IEEE. ..

发布时间：2020-07-15 02:19:01 vhdl xilinx-ise 其他开发

为什么我不能将值输入到inout类型?

我是根据此此处的图片创建的代码这是错误图片此处的图片该课程为具有三态输出的四路总线收发器病毒码 module Q52QuadrupleBus3Stlate(GAB,GBA,A,B); inout [3:0] A,B; input GAB,GBA; reg winA,winB; assign B = (GAB==1&&GBA==0) ? wi ..

发布时间：2020-07-15 02:18:58 verilog system-verilog xilinx xilinx-ise 其他开发

使用C编程来调用VHDL实现

我正在考虑编写一个C函数，该函数基本上将实数数组/矢量作为参数传递给VHDL实现，而VHDL代码使用FPGA中的数组进行一些计算并将结果返回给C功能.所以，我的问题-我该如何编写一个C函数来调用VHDL实现?谁能在正确的方向上指导我，例如教程，API或其他任何东西? 任何帮助将不胜感激.谢谢！ :) 解决方案 VHDL不会导致运行时例程，而是变成硬件中的实际实现.为了能够通过VHDL ..

发布时间：2020-07-15 02:18:54 c vhdl fpga xilinx xilinx-ise 其他开发

将STD_LOGIC连接到一位STD_LOGIC_VECTOR

我正在使用Xilinx ISE，并使用CORE Generator&体系结构向导. 问题在于它创建了一个写使能信号(wea)作为STD_LOGIC_VECTOR(0至0)，并导致类型不匹配: 行###:在encnt附近输入错误；当前类型为std_logic;预期类型 std_logic_vector 如何将std_logic的encnt转换为一点std_logic_vector? ..

发布时间：2020-07-15 02:18:52 casting vhdl xilinx-ise 其他开发

使用BUFG驱动时钟负载

我正在尝试处理输出到DVI芯片的像素数据.之所以使用各种时钟频率，是因为DVI芯片寄存器是使用I2C编程的(因此需要时钟 DVI芯片需要40 MHz的差分像素时钟，但是，DVI需要在每个周期两次显示半个字节，因此，每半个周期需要另外80 MHz的时钟将像素的每一半压入数据线，这些来自DCM. 这导致了各种各样的问题.我试图仅使用双像素时钟速率交换每个像素的一半，但是我得到了错误: T ..

发布时间：2020-07-15 02:18:50 buffer vhdl clock xilinx-ise spartan 其他开发

使用“用于PCI Express Gen3.0子系统的AXI桥"时，"lspci -vv"中未显示的内存区域

我们正在使用Xilinx Vivado开发带有VC709 FPGA的定制处理器，Microblaze和一些外设的系统.我们在“用于PCI Express的AXI桥"中使用了两个"PCIe:BARs". 最初，命令'lspci -vv'用于显示Ubuntu终端中的内存区域. $ lspci -vv 0a:00.0 Memory controller: Xilinx Corporat ..

发布时间：2020-07-15 02:18:46 xilinx pci-e xilinx-ise 其他开发

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