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对裸机使用 pthread 的交叉编译程序

好吧，这可能是一个非常笼统的问题，但我不熟悉这个话题，很高兴得到任何提示. 我有一个来自 SoucereyCodeBench for ARM 的交叉编译工具链 (arm-xilinx-linux-gnueabi-).我交叉编译了一个使用编译器选项的库:-DSC_INCLUDE_FX -DSC_USE_PTHREADS -pthreads -fPIC -DPIC 所以如果我想将库用于裸机 ..

发布时间：2021-11-17 22:38:55 embedded arm xilinx bare-metal 其他开发

在 ZedBoard 上运行 ARM TrustZone Secure/Normal world"示例

有谁知道如何在ZedBoard下面的ARM文档网站上实现运行“安全世界"和“正常世界"的TrustZone示例?任何有关此主题的文档(在 ZedBoard 上运行 TrustZone)也会有所帮助. http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.faqs/ka15417.html ZedBoard 有一个 Xil ..

发布时间：2021-11-17 22:15:17 arm xilinx trust-zone 其他开发

将缓存刷新到 DRAM

我使用的是 Xilinx Zynq 平台，其中一个内存区域在可编程硬件和 ARM 处理器之间共享. 我在内核命令行上使用 memmap 保留了这个内存，然后通过我的驱动程序中的 mmap/io_remap_pfn_range 调用将它暴露给用户空间. 我遇到的问题是写入内容需要一些时间才能显示在 DRAM 中，而且我认为它卡在了 dcache 中.定义了一堆 flush_cache_* ..

发布时间：2021-11-17 21:50:43 linux-kernel arm xilinx zynq 其他开发

Yocto u-boot 自定义命令

在 Yocto 设置(目前使用赛灵思的 Petalinux 2016.4)中向 u-boot 添加自定义命令的正确方法是什么? 是否应该通过recipe/patch将相关源文件添加到u-boot源中，以包含在u-boot的编译中? 是否有更好的方法在开发过程中执行此操作以加快周转速度. 代码应该放在哪个文件夹中 - 在 u-boot/board 下或添加到 u-boot/comm ..

发布时间：2021-10-01 18:41:27 xilinx yocto u-boot openembedded petalinux 其他开发

有没有办法将设计参数从自定义 IP 传递到软件

我有一个带有一些设计参数的自定义 IP.它们从 IP 公开，因此我可以在块设计中使用 IP 时自定义它们. 我希望能够在我的固件代码中使用这些参数. 例如，当使用简单的 GPIO 时，xparameters.h 标头中会公开几个参数: #define XPAR_GPIO_0_BASEADDR 0x41200000#define XPAR_GPIO_0_HIGHADDR 0x4120F ..

发布时间：2021-10-01 18:41:24 xilinx vivado 其他开发

我正在学习 Nexys 4 DDR 的教程，我正在实现一个简单的 MUX 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；图书馆 UNISIM；使用 UNISIM.VComponents.all;-- 如果使用，取消注释以下库声明-- 带符号或无符号值的算术函数-- 使用 IEEE.NUMERIC_STD.ALL;-- 如果实例化，则取消注释以下库声明-- 此代码中的任何 ..

发布时间：2021-09-17 19:54:01 vhdl xilinx vivado 其他开发

vhdl:赛灵思代码错误

我们得到这个错误集: 第 23 行:条件信号分配中分配的元素数量不匹配第 23 行:表达式有 1 个元素；预计 7 使用此代码，第 23 行是 Q_out ..

发布时间：2021-09-17 19:53:34 vhdl xilinx 其他开发

VHDL XST 没有正确合成

我一直在使用 Xilinx ISE 14.2 在 VHDL 中开发数据包排序管道.为了使结构通用，我在一个包中编写了一些算法来确定如何连接排序节点.有趣的是，当我围绕这些功能设计一个测试台时，结果是正确的.当我使用生成和函数的组合在项目中模拟我的设计时，硬件连接正确.(使用 'assert false report " & integer'image(layer);' 在模拟中验证)但是，当我生成 ..

发布时间：2021-09-17 19:53:14 vhdl xilinx synthesis 其他开发

为什么我得到“实体端口 d 与组件 portParsing 的无符号类型不匹配..."?当我尝试模拟这个 VHDL 时?

完整的错误信息是: ERROR:HDLCompiler:377 - "C:/Users/einar/Documents/Xilinx/ISE/Projects/EDA385/scale_clock_tb.vhd" 第 17 行:实体端口 d 与组件端口的无符号类型不匹配我正在使用 ISE webpack 并且我已经实现了顶层模块，顶层模块是 scale_clock. 此外，当我进行行为 ..

发布时间：2021-09-17 19:53:05 simulation vhdl xilinx 其他开发

通用加法器“推理架构":模拟错误

所以，我必须创建一个带有进位和进位的通用 N 位加法器.到目前为止，我已经制作了两种完全可用的架构，一种使用 generate 函数，一种使用 rtl 描述，如下所示: 实体: library ieee;使用 ieee.std_logic_1164.all;使用 ieee.numeric_std.all;实体 adder_n 是泛型(N:整数:=8)；港口 (a,b: 在 std_logi ..

发布时间：2021-09-17 19:52:30 vhdl xilinx modelsim inference 其他开发

如何修复有关敏感度列表的 Xilinx ISE 警告?

我使用 Xilinx ISE 13.1 综合了我的设计.目标设备是Virtex 5.然后我遇到了这个警告: WARNING:Xst:819 - "F:/FRONT-END/h264/inter/src/eei/eei_mvd.vhd"第 539 行:过程敏感度列表中缺少一个或多个信号.为了启用 FPGA/CPLD 硬件的综合，XST 将假设所有必要的信号都存在于灵敏度列表中.请注意，综合结果可 ..

发布时间：2021-09-17 19:51:31 vhdl xilinx synthesis 其他开发

超出非静态循环限制

我想实现 K&R 算法来计算 256 位向量的汉明权重.我在 vhdl 中编写了我的代码: 实体 counter_loop 是端口 ( dataIn : 在 STD_LOGIC_VECTOR (255 downto 0);dataOut : out STD_LOGIC_VECTOR (8 down to 0);阈值:在 STD_LOGIC_VECTOR 中(8 到 0)；clk : 在 STD_ ..

发布时间：2021-09-17 19:51:25 vhdl xilinx 其他开发

在 Spartan 3 中的进程之间移动数据

我有两个进程 A 和 B，每个进程都有自己的时钟输入. 时钟频率略有不同，因此不同步. 进程 A 从一个 IC 采样数据，这个数据需要传递给进程 B，然后需要将这个数据写入另一个 IC. 我目前的解决方案是在进程 A 和 B 之间使用一些简单的握手信号.内存已声明为进程 A 内的分布式 RAM(128 字节为 std_logic_vector(7 downto 0) 数组)(不是 ..

发布时间：2021-09-17 19:50:48 vhdl xilinx 其他开发

从 VHDL 代码生成状态机图?

有没有很好的工具可以从 VHDL 代码生成状态机图?我正在使用赛灵思 ISE Webpack.干杯！解决方案 Active HDL 有一个功能称为“Code2Graphics"，支持这一点.此外，一些综合工具(通常是您需要付费购买的工具)也支持这一点. 请注意，RTL 视图在综合工具(例如 XST)中更常见. ..

发布时间：2021-09-17 19:49:28 vhdl xilinx 其他开发

触发器在两个信号的边沿触发

我需要一个能够对两个不同信号的边缘做出反应的触发器.像这样: if(rising_edge(sig1)) then位这样的触发器是否存在，或者我可以使用其他一些技术吗?我需要在 Xilinx Virtex-5 FPGA 上进行综合.谢谢解决方案在这种情况下，我通常会保持两个控制信号的延迟版本，并在每个控制信号的上升沿生成一个时钟宽度的脉冲信号.然后我会使用这些脉冲来驱动一个微小 ..

发布时间：2021-09-17 19:49:14 vhdl xilinx virtex 其他开发

如何从综合报告中推导出

我使用 xilinx 在 VHDL 中编写了 80c51 架构.为了增加时钟频率，我已经流水线化了所有 80c51 指令.指令能够根据需要执行，例如.当第一条指令被处理时，第二条指令被取出. 然而，尽管从综合报告中创建了 3 的流水线深度，但我只获得了稍高的时钟频率(大约 +/-10Hz).我发现瓶颈是由于综合报告指定的一项操作，但我无法理解综合报告. 请问从“SEQ/decode_3 ..

发布时间：2021-09-17 19:48:54 vhdl xilinx 其他开发

VHDL (Xilinx) 中的错误:无法链接设计

为什么我在 VHDL 中出现错误?另外，有时:由于之前的流程失败，无法进行流程? 非常感谢. 解决方案对于进程失败的部分，Xilinx 工具编写者似乎有问题，请尝试重新启动它们，如果需要，也可以尝试重新启动您的机器. ..

发布时间：2021-09-17 19:48:27 vhdl xilinx 其他开发

VHDL FSM多驱动网Q连接到常量驱动，其他驱动被忽略，我的代码有什么问题?

此代码是一个 FSM，它是一个摩尔机 Alyssa P. Hacker 有一只蜗牛从纸带上爬下来上面有 1 和 0.蜗牛每当最后两个微笑它爬过的数字是01. 设计 Moore 和 Mealy蜗牛大脑的 FSM. 代码如下图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体 simpfsm 是端口 ( A : 在 STD_LOGIC 中；clk : 在 STD_ ..

发布时间：2021-09-17 19:48:13 vhdl xilinx fsm 其他开发

VHDL 布局布线路径分析

我的问题是，当我使用 Xilinx ISE 14.7 + XPS 实现我的设计时，我经常在静态时序分析中获得非常不同数量的分析路径，在 .vhd 文件中也几乎没有差异.特别是，我更改(或我认为要更改...)的唯一文件类似于: 实体 my_entity 是(...data_in : 在 std_logic_vector(N*B-1 downto 0);...);结束实体 my_entity;my_ ..

发布时间：2021-09-17 19:47:10 vhdl xilinx synthesis 其他开发

Xilinx 中的意外警告

在下面的代码中，我存储了按下播放器 1 和播放器 2 按钮的历史记录.代码编译没有错误，但有警告.我无法解决这些警告.我在这里发布代码. 模块游戏(clk50,red,green,blue,hsync,vsync, button,led);输入[8:0]按钮；输入时钟50；输出红色；输出绿色；输出蓝色，led；输出同步；输出垂直同步；//将输入时钟除以二，并使用全局//派生时钟的时钟缓冲器注册 ..

发布时间：2021-09-17 19:30:07 verilog xilinx 其他开发

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