fsm相关内容

XState：等待调用函数的响应

我计划使用XState来管理应用程序后端的状态。调用API时，会在状态更改成功时调用函数。函数调用的结果必须作为API的响应返回。 // Returns a Promise, e.g.: // { // id: 42, // name: 'David', // friends: [2, 3, 5, 7, 9] // friend IDs // } function getUser ..

发布时间：2022-02-28 09:54:23 node.js state fsm xstate 其他开发

如何实现 FSM - Java 中的有限状态机

我有工作要做，需要你的帮助.我们想要实现一个FSM - 有限状态机，来识别字符序列(如:A、B、C、A、C)，并判断它是否被接受. 我们认为要实现三个类:State、Event 和 Machine.state 类在FSM 中呈现了一个节点，我们想用State 设计模式 来实现它，每个节点都会从抽象类状态扩展每个类都会处理不同类型的事件并指示到新状态的转换.您认为这是个好主意吗? 第二件 ..

发布时间：2021-12-22 08:44:31 java design-patterns state-machine fsm state-pattern Java开发

FSM 与 Akka 中的成为/不成为

Akka 提供了两种有些重叠的方式来管理 actor 状态，有限状态机和unbecome/become.它们各自的优点/缺点是什么?什么时候应该选择其中一个? 解决方案 FSM 是一种 DSL，允许您构建比可能的更复杂、可读 的状态机使用核心actor API.您可以向业务人员展示 FSM 代码，他们可以验证业务规则. FSM DSL 允许您更干净地将事物组合在一起.例如 trans ..

发布时间：2021-10-26 18:30:32 akka fsm 其他开发

如何在不接受来自 Basysy3 FPGA 的多个输入的情况下将有限状态机正确实现到 VHDL 中

我是 VHDL 的新手，我正在尝试将以下状态机实现到 VHDL(下面提供的状态图)中.当我按下 Basys3 FPGA 板上的按钮(P 输入)时，输出是随机状态.我怀疑这是因为时钟在单次按下期间经历了许多周期，因此从单次按下时接收了 1 个以上的输入，但我不确定.有什么我可以做的来解决这个问题.我希望能够按下按钮 P 并且状态一次改变一个. 图书馆 IEEE；使用 ieee.std_logi ..

发布时间：2021-09-17 19:53:49 vhdl fpga fsm 其他开发

VHDL中有限状态机的奇怪行为

因此，作为大学实习的一部分，我最近开始学习 VHDL.这一次，我们的任务是创建一个摩尔机，您可以在其上以某种方式设置时间并将其用作倒计时，一旦达到 0 就会触发警报. 开始状态是“空闲"，如果你按“keySet_in"，你可以通过按“keyUp_in"增加它或“keyDown_in"减少它来设置分钟.如果您按任何其他键，倒计时将转到“开始"并以默认值 1 分钟开始.还有LED控制时钟上的小数 ..

发布时间：2021-09-17 19:51:58 vhdl fsm 其他开发

状态机；为什么只有最后一个状态在工作?

我有一个有 6 个状态(3 个主要状态)的状态机.只有最后一个状态有效，但前 2 个状态无效(共 3 个).只有最后一个状态有效.我发现了问题，当我移除去抖动电路时它可以工作，但我需要去抖动电路.我从互联网上得到了去抖动电路.如果有人可以提供帮助，我会很高兴. 类型 SM_STATES 是 (state_column_1, scan_col_1, state_column_2, scan_co ..

发布时间：2021-09-17 19:50:07 vhdl state-machine fsm case-when 其他开发

VHDL FSM多驱动网Q连接到常量驱动，其他驱动被忽略，我的代码有什么问题?

此代码是一个 FSM，它是一个摩尔机 Alyssa P. Hacker 有一只蜗牛从纸带上爬下来上面有 1 和 0.蜗牛每当最后两个微笑它爬过的数字是01. 设计 Moore 和 Mealy蜗牛大脑的 FSM. 代码如下 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体 simpfsm 是端口 ( A : 在 STD_LOGIC 中；clk : 在 STD_ ..

发布时间：2021-09-17 19:48:13 vhdl xilinx fsm 其他开发

子状态机

我有一个有 5 个状态的 FSM.其中 3 个是通过子 FSM(UML 模式)设计的.为了在 VHDL 中实现，恕我直言，有两种方法可以做到这一点: 将它们总结为一个，这样我就有了一个包含子 FSM 的文档和一个包含一个大 FSM 的产品. 建立一个包含所有状态的 FSM.对于每个具有子 FSM 的状态，构建一个独立的 FSM，其中包含来自大状态的使能信号. 这不是什么更好的问题 ..

发布时间：2021-09-17 19:47:07 vhdl fsm 其他开发

Verilog 中的 FSM 状态变化

我看到以下用于在 Verilog 模块中进行状态更改: state 解决方案 在像你这样的顺序逻辑 always 块中，最好使用非阻塞赋值 ( ..

发布时间：2021-09-17 19:27:57 verilog fsm state-machine 其他开发

使用 Yosys 导出 FSM

我正在试用这个名为 Yosys 的非常简洁的工具来合成我的 Verilog设计.我想使用 Yosys 命令 fsm_export 在我的 Verilog 设计中导出 FSM，但它不会生成任何内容.我想知道这个命令应该如何调用? 我调用的一系列命令是: read_verilog qwerty.v ；fsm_export 如果生成成功并且我有 KISS2 格式的 FSM，有人知道有哪些(开 ..

发布时间：2021-09-17 19:26:10 verilog fsm yosys 其他开发

如何将参数传递给`transitions` 库中的 on_enter 回调?

我想使用 transitions，并且需要一个我在docs，并想知道它是否已实施: 我想在某个状态上定义一个 on_enter 回调，但要向该回调传递一个参数.至少要知道我是从哪个州进入该州. 来自文档: 类物质(对象):def say_hello(self): 打印(“你好，新状态！")def say_goodbye(self): 打印(“再见，旧状态！")肿块 = 物质()# 与 ..

发布时间：2021-09-09 19:20:40 python transition state-machine fsm pytransitions Python

VHDL - FSM 未启动(仅在时序仿真中)

我正在为我的硕士论文工作，我对 VHDL 还很陌生，但我仍然需要实现一些复杂的东西.这是我必须编写的最简单的结构之一，但我仍然遇到了一些问题. 这是一个 FSM，它实现了一个带有低电平有效同步信号的 24 位移位寄存器(用于对 DAC 进行编程).这只是我为我的项目创建的复杂细化链的结束.我尽可能地遵循 FSM 的示例模型. 行为模拟运行良好，实际上，就行为模拟而言，我创建的整个细化链 ..

发布时间：2021-09-08 18:40:48 vhdl timing fsm 其他开发

VHDL RS-232 接收器

我一直在尝试采用 FSM 方法设计 RS-232 接收器.我承认我对 VHDL 没有很全面的理解，所以我一直在编写代码并边走边学习.但是，我相信此时我已经碰壁了. 我的问题是我的代码中有两个进程，一个用于触发下一个状态，另一个用于执行组合逻辑.我的代码如下: 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体 ASyncReceiverV4 是端口(数据输入:在 S ..

发布时间：2021-07-20 18:38:54 serial-port vhdl fsm 其他开发

将正则表达式转换为有限状态机

您是否有关于将任何正则表达式转换为有限状态机的算法的提示.例如，解析正则表达式并将状态适当地添加到 fsm 的算法?任何参考或更深入的想法? 我是用 Python 写的 感谢和问候 解决方案 使用 Michael Sipser 的 计算理论导论.第 1 章给出了将正则表达式转换为确定性或非确定性有限状态自动机(DFA 或 NFA)的详细算法，以证明它们的等价性(DFA、NFA ..

发布时间：2021-07-06 19:59:43 python regex state-machine fsm Python

如何确定一个正则表达式是否与另一个正则表达式正交?

我想我的问题最好用一个(简化的)例子来解释. 正则表达式 1: ^\d+_[a-z]+$ 正则表达式 2: ^\d*$ Regex 1 将从不匹配 regex 2 匹配的字符串.因此，假设正则表达式 1 与正则表达式 2 正交. 许多人问我正交是什么意思，我会尽力澄清: 让 S1 成为正则表达式 1 匹配的(无限)字符串集.S2 是正则表达式 2 匹配的字符串集.正则表达 ..

发布时间：2021-07-06 19:34:10 regex fsm 其他开发

正则表达式转换为状态机的简短示例?

在 Stack Overflow 播客 #36 (https://blog.stackoverflow.com/2009/01/podcast-36/)，表达了这个观点:一旦您了解设置状态机是多么容易，您就再也不会尝试不恰当地使用正则表达式. 我已经做了很多搜索.我找到了一些学术论文和其他复杂的例子，但我想找到一个简单的例子来帮助我理解这个过程.我使用了很多正则表达式，我想确保我永远不会“不 ..

发布时间：2021-07-06 19:08:12 regex state-machine fsm 其他开发

Python 状态机设计

关于这个Stack 溢出问题(C状态机设计)，Stack Overflow 的人能否与我(和社区)分享您的 Python 状态机设计技术? 目前，我打算使用基于以下内容的引擎: class TrackInfoHandler(object):def __init__(self):self._state="开始"self._acc=""## ========================== ..

发布时间：2021-06-25 20:36:59 python state-machine fsm Python

为什么一个场景以场景管理器为参数?

我在理解 pygame 中的游戏场景管理器 (FSM) 时遇到问题，我尝试从该网站复制:https://nicolasivanhoe.wordpress.com/2014/03/10/game-scene-manager-in-python-pygame/ 我会复制代码: # -*- 编码:utf-8 -*-# 模块导入 pygame, sys班主任:"""代表游戏的主要对象.Direct ..

发布时间：2021-06-23 20:39:53 python pygame scene fsm Python

如何解决组合逻辑，将输出反馈到输入，形成一个循环?

我的FSM代码中有以下警告: 警告:Xst:2170-单元P22_MustangSecuentialTailLight_Structural:以下信号形成组合循环:灯5，U1/next_state_cmp_eq0000，next_state_int，pres_state_int.警告:Xst:2170-单元P22_MustangSecuentialTailLight_Struct ..

发布时间：2021-05-30 21:22:42 loops vhdl fsm 其他开发

为什么不在VHDL中使用两进程状态机?

当我学习了如何在VHDL中表达有限状态机时，它是采用两进程体系结构的.一个过程处理时钟/复位信号，另一个过程处理更新状态和输出的组合逻辑.下面是一个示例. 我看到这种风格受到批评(请参阅评论和对例如这个问题)，但从未详细说明.我想知道这背后是否有客观原因. 是否有避免这种风格的技术原因?Xilinx的合成器似乎将其检测为状态机(您可以在输出中看到它，并验证转换)，但是其他人是否为它挣扎 ..

发布时间：2021-05-15 19:32:31 vhdl idioms fsm 其他开发