fpga相关内容

如何根据常量的对数设置VHDL语言的矢量大小

我想知道$clog2(DATA_WIDTH)对应的VHDL码是什么，例如下面这行： parameter DATA_OUT_WIDTH = $clog2(DATA_WIDTH) 以及本例中的符号“-：” if ( Pattern == In[i_count-:PATTERN_WIDTH] ) 如果有人能帮我，我将不胜感激。 推荐答案 您可以这样做 constan ..

发布时间：2022-07-02 20:35:10 vhdl verilog fpga 其他开发

哪一个更复杂？计算一个64位CRC还是两个具有不同多项式的32位CRC？

我想知道一个FPGA上的64位CRC与同一个FPGA上的两个32位CRC(不同的多项式)相比如何。两个32位CRC会比执行单个64位CRC更复杂吗？是需要一段时间还是会很快？ 如何计算复杂性(或进行复杂性分析)？ 如有任何帮助，我们将不胜感激 谢谢。 推荐答案 我想知道一个FPGA上的64位CRC与同一个FPGA上的两个32位CRC(不同的多项式)相比如何。 在普通的和普通的 ..

发布时间：2022-04-15 18:46:34 complexity-theory fpga crc 其他开发

1秒ClkDivider模拟不工作

我正在尝试使用100 MHz的CLK输入创建第二个CLK计数器，但当我模拟CLK分频器时，即使CLK输入是正确的，它也只将输出显示为X。我可能做错了什么？ 1秒CLK分隔符： module clkdiv( input clk, input [25:0] terminalcount, output reg clk_div ); reg [25:0] count; ..

发布时间：2022-03-26 17:03:22 verilog simulation fpga 其他开发

iCE40 Ultra Plus 5k-如何设置PLL(没有专业GUI工具)(续)

在此question中，建议我使用现有的库来测试iCE40 Ultra Plus 5k的PLL。 我买了破冰者V1.0e板，看起来是这样的： 外部12 MHz振荡器连接到晶格iCE40UP5k(封装SG48)的35针(标记为绿色)。 引脚35具有功能：IOT_46b_G0，类型：DPIO/GBIN0，并且位于 在银行：0)。 当我搜索我在上面发布的库时，我在第98页上发现了 ..

发布时间：2022-03-23 19:16:43 vhdl fpga yosys 其他开发

C 到硬件编译器(HLL 综合)

我尝试对所有 C 到硬件的编译器进行调查/历史记录. 对于所有不了解它们的人:他们采用 C 代码，然后将其翻译成某种硬件描述语言(如 VHDL 或 Verilog)，然后可用于生成硬件(通常它被映射到 FPGA - 但我不是仅限于此，作为目标的 ASIC 也可以). 我已经收集了一些(+关于它们的信息).所以我的问题是:你知道任何其他编译器(如果知道的话，有任何关于它们的引用、指针、信 ..

发布时间：2022-01-17 08:20:40 c compiler-construction hardware fpga 其他开发

如何在 VHDL 和 Verilog 中为 FPGA 设计设置 Eclipse)?

我是 Eclipse 的新手，我已经将它用于软件开发和 Nios 处理器的 Altra 环境中.但现在，我有一个相当大的项目需要管理，我想使用 Eclipse 来拥有系统中的所有文件，以便更轻松地管理和更新. 该项目具有用于各种 IP 的多个目录，并具有用于 ASCI、Xilinx 和 Altera FPGA 的多个目标.在不久的将来，该项目将同时支持 NIOS、Microblaze 和 A ..

发布时间：2022-01-16 13:50:17 eclipse eclipse-plugin vhdl verilog fpga Java开发

CUDA 或 FPGA 用于特殊用途的 3D 图形计算?

我正在开发一种具有大量 3D 图形计算的产品，在很大程度上是最近点和范围搜索.一些硬件优化会很有用.虽然我对此知之甚少，但我的老板(没有软件经验)提倡 FPGA(因为它可以定制)，而我们的初级开发人员则提倡 GPGPU 和 CUDA，因为它便宜、热门和开放.虽然我觉得我在这个问题上缺乏判断力，但我相信 CUDA 是要走的路，也是因为我担心灵活性，我们的产品仍在强劲开发中. 那么，换个说法，是 ..

发布时间：2022-01-10 16:11:07 hardware cuda fpga 其他开发

如何在不接受来自 Basysy3 FPGA 的多个输入的情况下将有限状态机正确实现到 VHDL 中

我是 VHDL 的新手，我正在尝试将以下状态机实现到 VHDL(下面提供的状态图)中.当我按下 Basys3 FPGA 板上的按钮(P 输入)时，输出是随机状态.我怀疑这是因为时钟在单次按下期间经历了许多周期，因此从单次按下时接收了 1 个以上的输入，但我不确定.有什么我可以做的来解决这个问题.我希望能够按下按钮 P 并且状态一次改变一个. 图书馆 IEEE；使用 ieee.std_logi ..

发布时间：2021-09-17 19:53:49 vhdl fpga fsm 其他开发

iCE40 Ultra Plus 5k -- 如何设置 PLL(无专有 GUI 工具)

有没有什么方法可以配置 iCE40 Ultra Plus 5k PLL，而无需使用 Lattice Icecube2/Radiant 软件等花哨的专有工具. 官方 PLL 编程指南(source)只展示了如何使用提到的专有 GUI工具(第 4 章) 解决方案 那些工具简单地生成所需的文件.最后看起来是这样的: module main_pll(REFERENCECLK,PLLOUTC ..

发布时间：2021-09-17 19:49:38 vhdl fpga ice40 其他开发

带RGB开关滤镜的HDMI直通

我对VHDL和FPGA还是很陌生，并且遇到了麻烦.我目前正在使用zybo z7-10上的视频过滤器，并开始使用此指南在板上创建HDMI直通: https://github.com/dpaul24/hdmi_pass_through_ZyboZ7-10?_ga=2.34188391.796043983.1579510279-2100398226.1578999679 因此，在完成所有工作后，我 ..

发布时间：2021-05-09 19:23:34 vhdl rgb fpga hdmi 其他开发

在嵌套的If-Else语句(VHDL)中推断锁存器

我的代码推断出一个闩锁，我遇到了问题.我知道闩锁通常是由于没有考虑到输出的所有情况造成的，但是在这种情况下，我还没有看到任何在线案例可以解决这一问题.我在流程语句中有一个嵌套的if-else语句，如下所示.只是为了快速解释我在做什么，在启动重置后，reset_cnt将变高并启动一个计数过程，以进行最多24个周期的sck并重复其自身，并且输出将递增. clock_counter:进程(重置，sc ..

发布时间：2021-05-09 19:23:31 vhdl fpga 其他开发

在合成后仿真中得到错误的结果

我正在VHDL中编写Matrix Transpose的代码，我在行主输入和每个时钟周期输入一个矩阵元素，并以列主格式存储数据，之后我通过列主格式元素发送数据在每个时钟周期到输出的元素.代码如下所示，它在正确模拟，但是后期合成结果不正确，任何人都可以帮助如何合成代码以获得正确的结果 库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.numeric_std.ALL;实体M ..

发布时间：2021-05-09 19:23:28 vhdl fpga synthesis 其他开发

VHDL通用Fulladder代码

这是级联全加器的通用代码. 问题是，fulladder的结果出现一个事件延迟(我的意思是，当我更改输入1和输入2时，将显示先前输入的结果).我知道，如果我在没有进程的情况下编写代码，则不会发生这种延迟，但是我需要编写一个通用的fulladder，并且没有办法在没有进程和for循环的情况下无法编写通用代码. 所以我要问是否有人可以帮助我修复代码，以便输出无延迟地显示结果！！！ LIBRA ..

发布时间：2021-05-09 19:23:25 vhdl fpga 其他开发

在没有串行通信设备的情况下通过com端口测试通信的串行监视方法

我有一个在ISE设计工具包上模拟和综合的Verilog代码.我有一个用于实现的FPGA spartan 6器件.但是设备存在问题(可能是电源问题)，当我将其连接到PC时，这使得该设备无法在任何COM端口中使用.因此，我想检查我为通过设备进行串行通信而编写的Matlab代码是否可以完成所需的工作.因此，我需要一种方法来测试通过任何COM端口进行的串行通信，而无需将串行com设备连接到PC.有什么方法 ..

发布时间：2021-05-09 19:23:21 matlab fpga uart serial-communication spartan 其他开发

使用端口映射的4位加法器

所以我试图做一个4位加法器，却遇到了一个我似乎无法弄清的错误. 错误(10430):在adder1.vhd(3)处发生VHDL主单元声明错误:库"work"中已经存在主单元"Adder1Vhd" 我有一个名为4位加法器的项目，该项目文件夹中是Adder1.vhd的.vhd文件.这是我的代码，如果有人可以帮助我解决这个问题，将不胜感激. Adder4.vhd: LIBRARY ..

发布时间：2021-05-09 19:23:17 vhdl fpga intel-fpga 其他开发

用DPDK编程FPGA

我面临一个问题:需要创建一个简单的防火墙，以直接在FPGA上剪切不需要的数据包.基本上，该想法是使用规则共享表.该表旨在从FPGA进行访问以检查是否传递数据包，并由用户空间中的应用填充. 我听说过可以处理数据包处理的DPDK项目.但是我找不到如何使它在FPGA上工作的任何信息.是否可以?有解决问题的建议吗? 解决方案 DPDK库未打包任何RTL图像作为参考代码.在当前情况下，没有内联 ..

发布时间：2021-05-09 19:23:14 network-programming fpga dpdk 其他开发

无法确定运算符"/"的定义-找到0个可能的定义

库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_unsigned.all;使用ieee.numeric_std.all;港口 (clk，rst:在std_logic;中data_in:在std_logic_vector(7到0)中;data_out:输出std_logic_vector(7降至0)); signal div:std_logic ..

发布时间：2021-05-09 19:23:11 vhdl fpga quartus 其他开发

试图显示一个带有VHDL的8位LFSR周期

我试图做一个VHDL代码，目的是制作一个8位LFSR并显示所有随机状态，并且在一个周期(最后一个状态为相同的种子值)之后停止.但是我有一个问题，一直说:“循环必须在10,000次迭代中终止".我正在使用Quartus II-Altera. 代码: entity lfsr_8bit是--generic(n:整数:= 2 ** 8);港口 (clk:按位；rst:按位；lfsr:输出bit_ ..

发布时间：2021-05-09 19:23:07 vhdl fpga 其他开发

VHDL缓冲区变量vs输出变量

我在VHDL程序中工作，我需要使用ALTERA DE2-115做RAM 256.输出将显示在七段显示中.问题是:我有一个 dataout 输出变量.然后，变量具有 temp_ram 数组的以下值: 数据输出 ..

发布时间：2021-05-09 19:23:04 vhdl fpga intel-fpga 其他开发

VHDL代码上的TimeQuest中的“无报告路径"

我正在Altera Quartus 13.1中编写一些代码，但无法在TimeQuest中检查我的实体的Fmax.我得到“没有报告途径".代码如下: 库IEEE;使用IEEE.std_logic_1164.all;使用IEEE.numeric_std.all;使用IEEE.std_logic_unsigned.all;NTRU库；使用NTRU.NTRU.all;实体ModuloAdder为港口(F ..

发布时间：2021-05-09 19:23:01 vhdl fpga 其他开发