synthesis相关内容

@property 和 @synthesize

我对 Objective C 很陌生.(两天了).当读到 @synthesize 时，它似乎与我的理解 @property 重叠(我以为我理解了)......所以，一些细节需要在我的介意......它困扰着我. 如果我对@property 和@synthesize 的区别有误，请纠正我: 如果您在 @interface 中声明了一个 @property，那么您就是在告诉全世界用户可以期 ..

发布时间：2022-01-02 18:26:09 objective-c properties synthesis 移动开发

用python生成/合成声音?

有没有可能让python产生像正弦波一样的简单声音? 是否有可用的模块?如果没有，您将如何创建自己的? 另外，您是否需要某种让python运行的宿主环境才能播放声音，还是可以通过从终端拨打电话来实现? 如果答案取决于操作系统，我使用的是 mac. 解决方案 我一直在寻找同样的东西，最后，我写了这段运行良好的代码. import math #import 需要的模块导入 ..

发布时间：2021-12-08 12:54:38 python python-3.x python-2.7 audio synthesis Python

在 OpenCV 中将 Mat 转换为数组/矢量

我是 OpenCV 的新手.最近，我在寻找 OpenCV 函数以将 Mat 转换为 Array 时遇到了麻烦.我研究了 OpenCV API 中可用的 .ptr 和 .at 方法，但我无法获得正确的数据.我想要从 Mat 到 Array 的直接转换(如果可用，如果不是 Vector).我需要 OpenCV 函数，因为代码必须在 Vivado HLS 中进行高级综合.请帮忙. 解决方案 如果 ..

发布时间：2021-11-18 01:34:26 c++ arrays opencv vector synthesis C/C++开发

在网表 VHDL 中初始化内存

使用 Synopsis DC 工具合成处理器代码后 现在我想使用 .mem 文件初始化包含在此设计中的 2 个组件中的 2 个 ram 我如何使用我拥有的网表文件来实现这一点 - 合成的输出 - 因为我想通过在处理器上再次测试相同的代码来测试合成是否正确 只需将 .mem 文件加载到这些 ram 中然后对其进行测试，无需在合成之前就更容易了 任何帮助 解决方案 不要 ..

发布时间：2021-09-17 19:53:17 vhdl synthesis 其他开发

VHDL XST 没有正确合成

我一直在使用 Xilinx ISE 14.2 在 VHDL 中开发数据包排序管道.为了使结构通用，我在一个包中编写了一些算法来确定如何连接排序节点.有趣的是，当我围绕这些功能设计一个测试台时，结果是正确的.当我使用生成和函数的组合在项目中模拟我的设计时，硬件连接正确.(使用 'assert false report " & integer'image(layer);' 在模拟中验证)但是，当我生成 ..

发布时间：2021-09-17 19:53:14 vhdl xilinx synthesis 其他开发

VHDL 函数需要额外的 LE?

我正在创建一个包，其中包含类似于以下内容的多个定义 -- 控制寄存器地址类型声明SUBTYPE ctrl_reg_addr_type IS std_logic_vector(ADDR_BITS-1 DOWNTO 0);-- 控制寄存器数据类型声明SUBTYPE ctrl_reg_data_type IS std_logic_vector(DATA_BITS-1 DOWNTO 0);-- 控制寄 ..

发布时间：2021-09-17 19:52:24 vhdl synthesis 其他开发

如何修复有关敏感度列表的 Xilinx ISE 警告?

我使用 Xilinx ISE 13.1 综合了我的设计.目标设备是Virtex 5.然后我遇到了这个警告: WARNING:Xst:819 - "F:/FRONT-END/h264/inter/src/eei/eei_mvd.vhd"第 539 行:过程敏感度列表中缺少一个或多个信号.为了启用 FPGA/CPLD 硬件的综合，XST 将假设所有必要的信号都存在于灵敏度列表中.请注意，综合结果可 ..

发布时间：2021-09-17 19:51:31 vhdl xilinx synthesis 其他开发

VHDL 综合警告 FF/Latch 的常数值为 0

我正在尝试一些主要涉及使用 FPGA 和从温度传感器读取值的代码. 代码如下: 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；使用 IEEE.STD_LOGIC_ARITH.ALL；使用 IEEE.STD_LOGIC_UNSIGNED.ALL；---- 如果实例化，取消注释以下库声明---- 此代码中的任何赛灵思原语.--图书馆UNISIM；-- 使用 UNISIM ..

发布时间：2021-09-17 19:47:18 warnings vhdl synthesis 其他开发

VHDL 布局布线路径分析

我的问题是，当我使用 Xilinx ISE 14.7 + XPS 实现我的设计时，我经常在静态时序分析中获得非常不同数量的分析路径，在 .vhd 文件中也几乎没有差异.特别是，我更改(或我认为要更改...)的唯一文件类似于: 实体 my_entity 是(...data_in : 在 std_logic_vector(N*B-1 downto 0);...);结束实体 my_entity;my_ ..

发布时间：2021-09-17 19:47:10 vhdl xilinx synthesis 其他开发

在 xilinx 中运行代码时出现警告

在以下代码中:首先，我在给定地址加载带有数据和权重的 ROM.在同一个时钟中，我正在做数据和权重的乘法.最后，我将位数从 16 位扩展到 23 位.代码编译没有错误，但有警告.我无法解决这些警告. module main_module(extended_out,mux_out,data,weight,clk,en,addr);输入时钟，en;输入 [2:0] 地址；输出 [7:0] 数据，权重； ..

发布时间：2021-09-17 19:29:47 verilog xilinx synthesis 其他开发

循环收敛 - Verilog 综合

我正在尝试连续减去特定数字以获得数字的最后一位(不除法).例如当 q=54 时，循环后我们得到 q=4.q=205 也是一样，输出是 q=5. if(q>10)而(q>10)开始q=q-10；结尾 迭代应该在逻辑上收敛.但是，我收到一个错误:“[Synth 8-3380] 循环条件在 2000 次迭代后不收敛" 我查看了帖子 - 在始终块中使用 For 循环.它说循环中的迭代次数必须是 ..

发布时间：2021-09-17 19:29:44 verilog synthesis 其他开发

非阻塞赋值的 Verilog 序列

说出以下代码段(同一块): A 变量 A 总是被赋值为 2 吗?还是会出现竞争条件并分配 1 或 2 ? 我对非阻塞赋值的理解是，由硬件在未来分配变量 A，因此它可能是一个随机结果.然而，这是不直观的.模拟显示 2 总是被分配，但我想知道这是否肯定硬件综合的情况. 解决方案 A 在模拟中为 2，最后定义的值生效.如果它们不在同一个块中，则可能存在竞争条件，具体取决于模拟器调度程 ..

发布时间：2021-09-17 19:25:44 verilog synthesis 其他开发

$readmem 可以在 Verilog 中合成吗?

我正在尝试在 FPGA 上实现一个微控制器，我需要为它的程序提供一个 ROM.如果我使用 $readmemb，它会正确合成到 ROM 中吗?如果不是，那么执行此操作的标准方法是什么? 解决方案 $readmemb 是否可合成取决于合成工具. Altera 的 推荐的 HDL 编码样式 指南包括示例 10-31(第 10-38 页)，它演示了从 $readmemb 推断出的 ROM(转 ..

发布时间：2021-09-17 19:24:49 verilog synthesis 其他开发

Verilog:在赋值的左侧必须具有可变数据类型

我在组合分配时遇到问题.我不明白为什么我不能使用始终组合结构来设置我的输出变量.当我使用assign时，我没有收到分配错误. 我认为assign和always@(*)都意味着阻塞(组合赋值) module control_unit(输入线[31:0]指令,输出线RegDst,输出线ALUSrc,输出线RegWrite,输出线 MemRead,输出线 MemWrite,输出线 MemToRe ..

发布时间：2021-09-16 18:35:06 verilog variable-assignment synthesis quartus 其他开发

逻辑综合和验证资源

我目前正在从事逻辑综合-给出了对硬件的高级描述，希望将其转换成门电路，触发器等.我对这个理论不是很熟悉.我在网上搜索过，但大多数都是指在线书店. 有人可以请我参考网上的任何优秀教程吗?任何帮助，将不胜感激. 解决方案 在这里可以找到流程入门: Himanshu Bhatnagar使用Synopsys®DesignCompiler®PhysicalCompiler®和PrimeTim ..

发布时间：2021-05-30 20:39:09 logic synthesis 其他开发

在合成后仿真中得到错误的结果

我正在VHDL中编写Matrix Transpose的代码，我在行主输入和每个时钟周期输入一个矩阵元素，并以列主格式存储数据，之后我通过列主格式元素发送数据在每个时钟周期到输出的元素.代码如下所示，它在正确模拟，但是后期合成结果不正确，任何人都可以帮助如何合成代码以获得正确的结果 库IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.numeric_std.ALL;实体M ..

发布时间：2021-05-09 19:23:28 vhdl fpga synthesis 其他开发

为什么上升缘优先于下降缘

触发器(，寄存器...)通常由上升沿或下降沿触发.但是大多数情况下，在代码中您会看到一个使用上升沿触发的if子句.实际上，我从未见过带有下降沿的代码. 那是为什么?是因为程序员自然而然地就习惯了使用上升沿，还是因为某些物理/模拟定律/事实，使上升沿编程更快/更简单/更节能/...? 解决方案 正如zennehoy所说，这是约定俗成的-但是回溯到 因此，当综合开始进行时，毫无疑问 ..

发布时间：2020-11-22 04:44:26 hardware vhdl synthesis 其他开发

Vivado可以处理用户定义的物理类型吗?

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库.现在，我想将我的ISE 14.7项目移植到Vivado 2014.4，该项目使用这些库，但是一个库似乎存在致命问题. 我的库physical定义了几种新的用户定义的物理类型，例如:FREQUENCY和BAUD;转换功能和报告功能. ..

发布时间：2020-11-10 19:36:09 vhdl fpga xilinx synthesis vivado 其他开发

模拟器和合成器之间初始化状态机的区别

我的问题是关于综合状态机中使用的第一个状态. 我正在使用Lattice iCE40 FPGA，用于仿真的EDA Playground和用于合成的Lattice的Diamond编程器. 在下面的示例中，我正在生成一系列信号(该示例仅显示引用状态机的行).这在模拟中效果很好；即访问的第一种情况是sm_init_lattice并生成所需的信号).但是，合成版本直接进入sm_end并停留在该位 ..

发布时间：2020-11-10 19:30:56 vhdl simulation fpga synthesis ice40 其他开发

使用值代替指针作为函数参数

我具有此功能"cost_compare"，出于某些实验目的，我希望在FPGA上分担此功能.该函数，其调用方式及其参数如下. 综合工具不接受双指针作为HW函数的参数(实际上，对于使用指针尤其是针对数据结构，它非常挑剔). 如何摆脱函数自变量列表中的指针?换句话说，如何将本例中的指针转换为值?这种可能的解决方案如何影响spec_qsort通过引用进行的调用? 先谢谢了 霍曼(Hoom ..

发布时间：2020-11-10 19:29:23 c fpga xilinx synthesis 其他开发