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VHDL语言：正式端口没有实际值或默认值

我在实例化VHDL模块PWM的VHDL测试台上收到一个编译错误：“正式端口‘Duty_Cycle’没有实际值或缺省值”。站在“dev_to_test：pwm”代码行时出现错误。在实例化的PWM模块中，DUTY_Cycle STG_LOGIC_VECTOR被强制转换为UNSIGNED，然后被赋值为整数，但不要认为这会影响端口实例化。 我试图在端口映射中传递“00001111”向量值，但结果是相同的错 ..

发布时间：2022-08-07 16:35:03 vhdl vivado 其他开发

VHDL语言记录字段在VIVADO 2020.2的模拟中不会更新

我第一次注意到这个问题是在this这里的帖子中。我现在已经做了一个MCVE。DUT： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; use work.top_pkg.all; entity top is Port ( clk : in std_logic; ce : i ..

发布时间：2022-03-23 19:40:48 vhdl simulation record vivado 其他开发

更改记录字段的VHDL函数中断Vivado模拟中未触及的字段

我在这上面花了太多时间，完全糊涂了。我有一个记录类型： --t_dp_sosi record TYPE t_fft_sosi_out IS RECORD -- Source Out or Sink In sync : STD_LOGIC; bsn : STD_LOGIC_VECTOR(c_dp_stream_bsn_w-1 DOWNTO 0); -- ct ..

发布时间：2022-03-23 19:36:29 function vhdl record vivado 其他开发

有没有办法将设计参数从自定义 IP 传递到软件

我有一个带有一些设计参数的自定义 IP.它们从 IP 公开，因此我可以在块设计中使用 IP 时自定义它们. 我希望能够在我的固件代码中使用这些参数. 例如，当使用简单的 GPIO 时，xparameters.h 标头中会公开几个参数: #define XPAR_GPIO_0_BASEADDR 0x41200000#define XPAR_GPIO_0_HIGHADDR 0x4120F ..

发布时间：2021-10-01 18:41:24 xilinx vivado 其他开发

Vivado 2015.1 VHDL 输入/输出违规

我正在学习 Nexys 4 DDR 的教程，我正在实现一个简单的 MUX 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；图书馆 UNISIM；使用 UNISIM.VComponents.all;-- 如果使用，取消注释以下库声明-- 带符号或无符号值的算术函数-- 使用 IEEE.NUMERIC_STD.ALL;-- 如果实例化，则取消注释以下库声明-- 此代码中的任何 ..

发布时间：2021-09-17 19:54:01 vhdl xilinx vivado 其他开发

为什么我选择的信号分配不起作用?

我在 VHDL 代码中选择的信号分配有什么问题? with s select x 我也试过这个: with s select x 解决方案 您想做什么并不完全清楚.从您向我们展示的内容来看，在我看来，您想创建一个由信号 s(1 个输入，2 个输出)控制的解复用器，其中 x 在您想要创建多路复用器(n 个输入，1 个输出)的情况​​下，应该使用 select.也就是说，与解复用器相反 ..

发布时间：2021-09-17 19:53:20 vhdl vivado 其他开发

使用 Vivado 将函数的返回值分配给 VHDL 中的多维数组失败

我有以下包，它定义了一个二维数组类型和一些返回初始化二维数组的随机函数. -- 图书馆 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；封装矩阵是类型矩阵是 std_logic 的数组(整数范围)；function initmatrix(m: integer; n: integer) 返回矩阵；末端封装矩阵；包体矩阵是function initmatrix(m: integer; ..

发布时间：2021-09-17 19:52:53 vhdl vivado 其他开发

向 Vivado 2014.4 添加库

我对 Vivado 和 VHDL 还很陌生，我想要一些关于基本问题的指导. 我猜我可以创建自己的库并在我的项目中使用它们，就像我使用默认库和基本库一样 例如: 图书馆IEEE;使用 IEEE.std_logic_1164.ALL；使用 IEEE.std_logic_unsigned.ALL； 现在，通过在网上浏览，我还没有找到任何具体的答案，没有任何直接的方法可以“添加库"(至少在 ..

发布时间：2021-09-17 19:49:58 vhdl vivado 其他开发

为什么我们在 FGPA/VHDL/VIVADO 中使用 REG?

我正在使用赛灵思的 vivado 进行 verilog 编程. 我想知道为什么对于某些输出我们使用 reg 例如reg [3:0] encoder_output我们使用它是因为我们的 16 到 4 编码器有 4 个输出，对吗?我假设我们在需要“存储某些东西"时使用 reg 我的想法对吗?? 解决方案 这实际上并不是一个愚蠢的问题，尽管遭到了所有反对.在开始，设计师创建了网 ..

发布时间：2021-09-17 19:26:07 verilog xilinx vivado 其他开发

错误“不允许对非寄存器结果进行程序分配"

我收到错误 [Synth 8-2576] 对非寄存器结果的程序赋值不是允许 ["lpm_mult.v":29] 我做错了什么? 模块 lpm_mult (dataa, datab,//被乘数，乘数sum,//部分和时钟，//流水线时钟clken,//时钟使能aclr,//异步清除结果//产品);输入时钟；输入时钟；输入 aclr;输入 [31:0] 数据a；输入 [31:0] 数据 ..

发布时间：2021-09-17 19:23:48 verilog vivado 其他开发

使用 tcl 在 vi​​vado 中编程设备

我正在尝试通过 vivado 命令行对我的 digilent FPGA 进行编程.打开硬件服务器后，我可以对我的设备进行如下编程... program_hw_devices [get_hw_devices xc7a100t_0] 然后，如果我运行 puts [get_hw_devices xc7a100t_0] 它输出 xc7a100t_0 这让我认为我应该能够做一些像 program_hw_ ..

发布时间：2021-09-04 19:50:07 tcl xilinx vivado 其他开发

Vitis IDE 无效参数

我正在尝试在 xsct 控制台上使用 TCL 脚本创建启动映像.但得到错误.我找不到哪里出错了.我在 Xilinx 的文档和其他论坛中找不到任何结果. 错误:源/home/nmi/Desktop/load.tcl 未指定无效参数、名称或处理器 setws/home/nmi/workspace平台有源zc702app create -name fsbl -hw/home/nmi/Des ..

发布时间：2021-07-17 19:29:31 sdk tcl xilinx vivado 其他开发

七段显示输出未知

我正在尝试制作一个从0到9的计数器，并显示在我的Nexys A7的七段显示器上.代码可以编译，但是在测试台中它表明所有输出都是未知的.我测试了我的时钟分频器模块，看起来不错.我不确定为什么它不起作用. 模块BCD_sevenseg(输入clk输出segA，segB，segC，segD，segE，segF，segG，segDP，div_clk);计数器模块1(.clk(clk)，.div_clk( ..

发布时间：2021-05-09 19:22:54 verilog fpga vivado seven-segment-display 其他开发

如何在TCL中`rm -rf *`

我想使用TCL删除目录中的所有文件.(我在Win 10下使用Xilinx Vivado的TCL控制台.)我在 ..

发布时间：2021-04-30 18:35:40 tcl delete-file vivado 其他开发

Vivado可以处理用户定义的物理类型吗?

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库.现在，我想将我的ISE 14.7项目移植到Vivado 2014.4，该项目使用这些库，但是一个库似乎存在致命问题. 我的库physical定义了几种新的用户定义的物理类型，例如:FREQUENCY和BAUD;转换功能和报告功能. ..

发布时间：2020-11-10 19:36:09 vhdl fpga xilinx synthesis vivado 其他开发

使用Vivado IIC IP Flow的s_axi_bvalid，s_axi_wready和s_axi_awready信号错误

我正在尝试对具有重复启动功能的IIC主接收器进行编程.将设备地址写入TX_FIFO后，s_axi_bvalid，s_axi_wready和s_axi_awready为'X'.我不确定发生了什么.我已附上我的时序图.感谢您的帮助. 在测试下进行设计 module i2c_channel #( parameter CHAN ..

发布时间：2020-11-10 19:34:54 fpga xilinx i2c vivado 其他开发

在Always块中使用For循环

我正在编写一个Verilog代码，用于计算十进制数中的位数.在下面的代码中，我将c的值初始化为等于a. 我能够正确获得仿真结果，但无法进行合成，并且错误是由于'c = a'引起的.如何摆脱错误?还有其他逻辑可以计算位数吗? Error: [Synth 8-3380] loop condition does not converge after 2000 iterations 代码:- ..

发布时间：2020-11-10 19:33:44 verilog fpga vivado 其他开发

GHDL仿真器不支持vhdl属性而不会出现错误?

我编写了一些vivado RTL，然后将一些vhdl属性添加到实体的端口，以定义Xilinx Vivado工具的接口，如下所示: library ieee; use ieee.std_logic_1164.all; entity vivado_rtl_island is port( -- Clocks i_m50_clk :i ..

发布时间：2020-11-10 19:30:50 vhdl fpga xilinx vivado ghdl 其他开发

Vivado_hls 2014.4 Ubuntu 14.04 x64 vivado包含错误

我在Ubuntu 14.04 x64上运行Vivado HLS 2014.4(x64). 一切都在Vivado HLS 2012中运行. 在Vivado HLS 2014.4中，GUI和Synthesis可以工作，但不能编译testbench. 我收到成千上万个这样的错误: Building file: /home/nic30/vivado/tb_axis_test.cpp Invok ..

发布时间：2020-11-10 19:29:13 c++ linux ubuntu fpga vivado 服务器开发

如何在Verilog中初始化推断的Block RAM(BRAM)的内容

我无法在Verilog中初始化推断的ram的内容. ram的代码如下: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input [13:0] data_in, // Da ..

发布时间：2020-11-10 19:22:16 verilog fpga xilinx vivado 其他开发