vhdl相关内容
我目前正在编写一个应该也支持 AXI4 Lite (AXI4L) 的 AXI4 主控. 我的 AXI4 主设备正在从 16 位接口接收数据.这是在 Xilinx Spartan 6 FPGA 上进行的，我计划使用 EDK AXI4 互连 IP，其 WDATA 宽度至少为 32 位. 起初我想使用窄突发，即 AWSIZE = x"01"(传输 2 个字节).但是，我发现赛灵思的AXI R
..
有谁知道我在哪里可以找到 64 位 DES 算法(密钥调度、密码函数等)的每个组件的测试向量?例如，我想测试 64 位密钥生成并检查所有 16 个生成的密钥.我正在 VHDL 中实现算法，所以我需要检查组件.我的实现基于此论文. 谢谢 解决方案 原来有 NBS Special Publication 500-20，1980 年修订，Validating the Correctness
..
我正在用 VHDL 实现一些东西，但我不明白我得到的错误: 图书馆IEEE;使用 IEEE.std_logic_1164.all;使用 work.primitive.all;实体 LogicF 是端口(A,B,C:in std_logic; Y:out std_logic);结束逻辑F；LogicF 的架构 STRUCTURAL 是信号 notA, notB, andSign:std_logic
..
我必须转换一个整数才能找到表示该整数需要多少位.假设整数值为 22.我知道表示这个整数需要 5 位.VHDL 中是否有任何属性可以执行此操作?重要提示:结果也应该是一个整数，代表位数. 解决方案 没有 VHDL 属性或函数，但您可以创建一个函数，如: -- 返回在二进制向量中表示 val 所需的位数函数 bits_req(val : natural) 返回自然是变量 res_v :自然；
..
我使用 Xilinx ISE 13.1 综合了我的设计.目标设备是Virtex 5.然后我遇到了这个警告: WARNING:Xst:819 - "F:/FRONT-END/h264/inter/src/eei/eei_mvd.vhd"第 539 行:过程敏感度列表中缺少一个或多个信号.为了启用 FPGA/CPLD 硬件的综合，XST 将假设所有必要的信号都存在于灵敏度列表中.请注意，综合结果可
..
在我编写此语句时的编码中，它是模拟的，但不可综合.为什么?现在我该怎么做才能解决这个问题??? IF ((DS0='1' OR DS1='1')andrising_edge(DS0) andrising_edge(DS1) AND DTACK='1' AND BERR='1') THENRV0 解决方案 进行 FPGA 设计时最重要的事情是考虑硬件. FPGA 由许多硬件块组成，具有
..
我想实现 K&R 算法来计算 256 位向量的汉明权重.我在 vhdl 中编写了我的代码: 实体 counter_loop 是端口 ( dataIn : 在 STD_LOGIC_VECTOR (255 downto 0);dataOut : out STD_LOGIC_VECTOR (8 down to 0);阈值:在 STD_LOGIC_VECTOR 中(8 到 0)；clk : 在 STD_
..
我正在尝试构建一个 ROM，它具有作为访问地址的声明 a : in std_logic_vector(5 downto 0) .我的问题是我不知道如何使用 std_logic_vector 访问 ROM 数组，我应该使用强制转换为整数还是我还能做什么? 我的代码: library ieee;使用 ieee.std_logic_1164.all;使用 ieee.numeric_std.all
..
我有这个 VHDL 代码: entity 元素是 port(clk、D、E、F、G:在 std_logic 中；Qout: out std_logic);结束元素；Element 的架构是信号Qint:std_logic；开始过程(...)变量 sel: std_logic_vector(1 downto 0);开始如果 D='1' 那么qintQint空值;结案；万一;结束过程；Qout
..
我正在使用一个公开可用的库(如“开源")测试电子芯片(软件模拟).该芯片的测试(与库一起提供)有一个十六进制文件作为输入..... 这个十六进制文件应该是实际 bmp 的转储. 作为测试人员，我遵循“信任但验证"的座右铭:) 所以我想看看这个转储是否真的是一个正确的图像，即如果这个十六进制转储是正确的，那么我必须能够将它转换回一个bmp.任何地方都有这样的工具/脚本吗? 预先感谢并感谢
..
我想对相同的输入向量进行一点一点的异或，例如: input(0) xor input(2) xor input(3) 直到 input(187). 我得到的答案是: 输出(0)到输出(94) 这意味着我必须连续执行 xor.如果我有 10 位输入，我得到的最后一个答案是 5 位输出.编写整个向量非常困难，也不是一个好方法. 有谁知道如何在 vhdl 中编写有效的代码?
..
对于这个问题，考虑到我有以下信号并且正在使用 Synopsis 包 std_logic_unsigned 和 std_logic_arith. 信号 o : std_logic;信号 i :std_logic_vector(参数降为 0)；常数 c : 整数 := 5; 我希望将 o 信号设置为 (i-c) 结果的最左边的位.在一个过程中，我有类似的东西: o 或 i'left. 然而，
..
我的问题是关于以下代码: library ieee;使用 ieee.std_logic_1164.all;实体考试是端口(I,CLK,RESET : 在 std_logic 中；问:输出 std_logic);最终实体；考试的架构考试_弧是信号 temp_sig : std_logic;开始过程(时钟，复位)开始如果 RESET = '1' 那么temp_sig
..
我目前正在为我所做的 VHDL 设计编写测试平台，我需要将消息写入文本文件.消息格式为 [instance_name];[simulation_time] (即 U0;700 ns)并且文件名必须是 [instance_name].log.获取实例名称和模拟时间没有问题，但写入自定义文件名一直存在问题.在模拟下，实例名称将以以下格式给出: "U0\ComponentX\test\" 我想用
..
我有一个负数(MSB=1).如何通过在 VHDL 中移位来将数字除以 2 . 例如.移动 -6 应该给我 2. 我如何概括划分/移位例如:- -6 -> -36 -> 3 解决方案 对于使用 ieee.numeric_std.signed 在二进制补码中除以 2 的数字(负数和正数)可以使用移动: res 带符号参数的 shift_right 将进行算术移位，因此对于除以
..
我正在尝试使用 VHDL 在 FPGA 中实现低通滤波器.现在，我计算出所有的滤波器系数，但鉴于它们是非整数的事实，我在尝试理解如何处理这些系数时遇到了麻烦.如果您对 VHDL 中的简单过滤器实现示例有任何帮助，我将不胜感激. 非常感谢，克里斯 解决方案 您应该将系数转换为定点数. 很短: 选择一个精度并将所有系数乘以最近的 2 的倒数幂. 在 FPGA 中执行正常的乘
..
请看下面的代码，特别是末尾的 3 行注释.我用 Questasim 10.6c 模拟了这个: library ieee;使用 ieee.std_logic_1164.all;使用 ieee.numeric_std.all;实体 alias_extname_driving_signal 是港口(clk : 在 std_logic 中);结束 alias_extname_driving_signal
..
我正在查看 这个例子 和下面的答案，这是产生二进制补码的一个很好的解决方案: library ieee;使用 ieee.numeric_std.all;实体二补是通用的(Nbits:正:= 8);港口(A : 无符号 (Nbits-1 down to 0);Y : outsigned (Nbits down to 0));结束实体twoscomplement；twoscomplement 的架构
..
我尝试学习VHDL语言我不明白一件奇怪的事情.这个东西指的是来自架构的信号. 我的问题是:为什么我们不能在多个进程/并发分配中分配位信号、整数信号等.但是我看到了，我们可以在多个进程中分配Std_logic_vector信号和Std_logic信号. 解决方案 如果在详细描述之后，一个信号是错误的有多个来源，它不是一个已解析的信号. IEEE Std 1076-2008 6
..
我有两个进程 A 和 B，每个进程都有自己的时钟输入. 时钟频率略有不同，因此不同步. 进程 A 从一个 IC 采样数据，这个数据需要传递给进程 B，然后需要将这个数据写入另一个 IC. 我目前的解决方案是在进程 A 和 B 之间使用一些简单的握手信号.内存已声明为进程 A 内的分布式 RAM(128 字节为 std_logic_vector(7 downto 0) 数组)(不是
..
