vhdl 第3页 - IT屋-程序员软件开发技术分享社区

32 位比较器波形问题 (VHDL)

我的波形没有改变: 我正在处理我的 32 位比较器项目.我已经有一个 1 位了.我不知道问题出在哪里.谁能帮我找到那个? 非常感谢代码:1 位: 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体 comp1 是端口 (a : IN std_logic ;b : 在 std_logic 中；g:在标准逻辑中；l : IN std_logic ;e : ..

发布时间：2021-09-17 19:53:40 vhdl 其他开发

VHDL - 限定表达式必须与上下文隐含的表达式类型相匹配

这个问题是对我的最后一个问题. 正如我之前提到的，我正在尝试连接到经典的 HD44780 LCD.我已经实现了本地 ram，我将希望在显示器上显示的数据写入其中. ram 是这样定义的(与上一个问题略有不同): type ram_type 是 std_logic_vector(7 downto 0) 的数组(整数范围)；信号 lcd_mem : ram_type(0 to 16*2- ..

发布时间：2021-09-17 19:53:37 vhdl 其他开发

vhdl:赛灵思代码错误

我们得到这个错误集: 第 23 行:条件信号分配中分配的元素数量不匹配第 23 行:表达式有 1 个元素；预计 7 使用此代码，第 23 行是 Q_out ..

发布时间：2021-09-17 19:53:34 vhdl xilinx 其他开发

信号x无法合成，同步描述不好

我对 vhdl 很陌生，我无法找到导致此错误的原因.我正在尝试复制 CD54/74HC192 电路的功能. 任何帮助将不胜感激. 库 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；使用 IEEE.numeric_std.all;使用 ieee.std_logic_arith.all;使用 ieee.std_logic_unsigned.all;实体 upg1 是端口 ( ..

发布时间：2021-09-17 19:53:31 vhdl 其他开发

我为行为类型的 Rabin Miller 算法设计了素性测试.我使用函数来创建我的模块.不幸的是，当我尝试通过 Quartus 用我的 Altera 套件合成它时，我意识到该函数没有合成.在这里，我将编写我的整个程序，我真的需要您帮助至少给我一些提示以将其更改为结构性，因为它是我的高级设计项目.这是我的程序: 库 ieee;使用 ieee.std_logic_1164.all;使用 ieee. ..

发布时间：2021-09-17 19:53:28 vhdl hdl modelsim intel-fpga 其他开发

错误 (10482):VHDL 错误:对象“select_vector"已使用但未声明

我不知道为什么会出现此错误(错误 (10482):SWSelectorVHDL.vhd(11) 处的 VHDL 错误:使用了对象“select_vector"但未声明).请指出我需要改变什么..这是我的代码 library ieee;使用 ieee.std_logic_1164.all;实体 SWSelectorVHDL 是通用的(NUM : std_logic_vector(2 downto ..

发布时间：2021-09-17 19:53:25 vhdl 其他开发

VHDL 程序无法编译

我正在尝试使用执行以下操作的结构方式创建 VHDL ALU:1)添加2)减法3)逻辑与4)逻辑或我在 Quartus II 中运行我的代码，它在编译时发现了一些错误.这是我的代码: library ieee;使用 ieee.std_logic_1164.all;使用 work.basic_func.all;实体 askhsh1 是港口( a : 在 std_logic_vector(15 ..

发布时间：2021-09-17 19:53:22 vhdl quartus 其他开发

为什么我选择的信号分配不起作用?

我在 VHDL 代码中选择的信号分配有什么问题? with s select x 我也试过这个: with s select x 解决方案您想做什么并不完全清楚.从您向我们展示的内容来看，在我看来，您想创建一个由信号 s(1 个输入，2 个输出)控制的解复用器，其中 x 在您想要创建多路复用器(n 个输入，1 个输出)的情况下，应该使用 select.也就是说，与解复用器相反 ..

发布时间：2021-09-17 19:53:20 vhdl vivado 其他开发

在网表 VHDL 中初始化内存

使用 Synopsis DC 工具合成处理器代码后现在我想使用 .mem 文件初始化包含在此设计中的 2 个组件中的 2 个 ram 我如何使用我拥有的网表文件来实现这一点 - 合成的输出 - 因为我想通过在处理器上再次测试相同的代码来测试合成是否正确只需将 .mem 文件加载到这些 ram 中然后对其进行测试，无需在合成之前就更容易了任何帮助解决方案不要 ..

发布时间：2021-09-17 19:53:17 vhdl synthesis 其他开发

VHDL XST 没有正确合成

我一直在使用 Xilinx ISE 14.2 在 VHDL 中开发数据包排序管道.为了使结构通用，我在一个包中编写了一些算法来确定如何连接排序节点.有趣的是，当我围绕这些功能设计一个测试台时，结果是正确的.当我使用生成和函数的组合在项目中模拟我的设计时，硬件连接正确.(使用 'assert false report " & integer'image(layer);' 在模拟中验证)但是，当我生成 ..

发布时间：2021-09-17 19:53:14 vhdl xilinx synthesis 其他开发

VHDL - 写入寄存器

我想使用四个按钮作为输入，使用三个七段 LED 显示器作为输出.两个按钮应在 16 个 RAM 位置上下步进；另外两个应该增加和减少当前显示的内存位置的内容.一个七段显示器应显示当前地址 (0–F)，另外两个应以十六进制 (00–FF) 显示该位置的内容.这是我尝试执行此操作的代码(我尚未实现显示): library ieee;使用 ieee.std_logic_1164.all;使用 ieee ..

发布时间：2021-09-17 19:53:11 vhdl 其他开发

在 VHDL 中实现计数器

以下代码实现了一个两位数的计数器并在七个段上显示输出.可以看出，在每个时钟周期中，该值都必须改变，但仿真结果并没有显示出这样的事情.为了减少代码量，我在七段驱动中只放了0和1. library ieee;使用 ieee.std_logic_1164.all;实体 two_digit_counter 是端口(时钟:在 std_logic 中；x, y: out std_logic_vector( ..

发布时间：2021-09-17 19:53:08 vhdl 其他开发

为什么我得到“实体端口 d 与组件 portParsing 的无符号类型不匹配..."?当我尝试模拟这个 VHDL 时?

完整的错误信息是: ERROR:HDLCompiler:377 - "C:/Users/einar/Documents/Xilinx/ISE/Projects/EDA385/scale_clock_tb.vhd" 第 17 行:实体端口 d 与组件端口的无符号类型不匹配我正在使用 ISE webpack 并且我已经实现了顶层模块，顶层模块是 scale_clock. 此外，当我进行行为 ..

发布时间：2021-09-17 19:53:05 simulation vhdl xilinx 其他开发

网络的恒定驱动程序，vhdl shiftreg

我正在尝试在 vhdl 中制作一个移位寄存器. 我的问题是当我尝试在注册表中存储值时.这是导致问题的代码: chan_mod 的架构行为是信号 adc_shfreg : std_logic_vector(15 DOWNTO 0);信号 dac_shfreg : std_logic_vector(15 DOWNTO 0);开始Rcv_adc:进程(mclk，重置)开始如果rising_edg ..

发布时间：2021-09-17 19:53:02 vhdl shift 其他开发

VHDL 语法错误与 if then process

library ieee;使用 ieee.std_logic_1164.all;实体 basic_shift_register_with_multiple_taps 是通用的(数据宽度:自然:= 8);港口(clk : 在 std_logic 中；启用:在 std_logic 中；sr_one : 在 std_logic_vector((DATA_WIDTH-1) downto 0);sr_two ..

发布时间：2021-09-17 19:52:59 vhdl 其他开发

VHDL 在modelsim 加载设计中出现仿真致命错误

(是的，我知道有一种更简单的方法，是的，我的教授要求很长.)以下是我的 1 位加法器/减法器的代码. library ieee;使用 ieee.std_logic_1164.all;实体 FA1Bit 是端口(x，y，Cin:在 std_logic 中；操作:在 std_logic 中；S, Cout: out std_logic);结束 FA1Bit；FA1Bit 的架构 FA1Bit_arc ..

发布时间：2021-09-17 19:52:56 vhdl simulation modelsim 其他开发

使用 Vivado 将函数的返回值分配给 VHDL 中的多维数组失败

我有以下包，它定义了一个二维数组类型和一些返回初始化二维数组的随机函数. -- 图书馆 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；封装矩阵是类型矩阵是 std_logic 的数组(整数范围)；function initmatrix(m: integer; n: integer) 返回矩阵；末端封装矩阵；包体矩阵是function initmatrix(m: integer; ..

发布时间：2021-09-17 19:52:53 vhdl vivado 其他开发

如何避免VHDL中简单流程语句的输出延迟

我是 VHDL 的初学者.我想知道为什么在下面的代码中有一个周期的延迟.以及如何避免它.同时在 verilog 中，语句总是 @(posedge clk) 没有任何延迟 .. 如何在 verilog 中做同样的事情VHDL 图书馆IEEE;使用 IEEE.std_logic_1164.all;- 实体实体 t_ff_s 是端口 ( T,S,CLK : 在 std_logic 中；Q : out ..

发布时间：2021-09-17 19:52:50 vhdl 其他开发

VHDL;如何在受约束的数组中约束不受约束的 std_logic_vector

考虑以下内容 type foo is (A, B, C);类型 foo_vector 是 std_logic_vector 的数组 (foo)；我如何约束 foo_vector?如果我给它默认值，编译器似乎应该能够限制信号. signal bar : foo_vector : (others => x"0000"); 但是编译器只是继续说“信号不能不受约束" 如果是这样，那么我如何 ..

发布时间：2021-09-17 19:52:47 vhdl 其他开发

VHDL:切片数组的各个部分

我有一个 STD_LOGIC_VECTOR(0 到 639).在传入信号上，我必须遍历这个向量并获得它的下 2 位. 我正在尝试使用整数counter来做类似的事情: counter := counter+1;MyVar := Data((counter*2) to ((counter*2)+1)); 我得到以下信息: 错误 (10394):module.vhd(227) 处的 V ..

发布时间：2021-09-17 19:52:44 arrays vhdl slice 其他开发

vhdl相关内容