VHDL中行为和数据流模型程序之间的混淆
我正在使用 Douglas L Perry 的教科书“VHDL:Programming By Example"，第四版.他在第 4 页中给出了 Dataflow 编程模型的示例: 代码一: ENTITY mux IS端口 ( a, b, c, d : IN BIT;s0, s1 :位；x, : OUT BIT);结束多路复用器；mux IS的架构数据流信号选择:整数；开始选择 现在在第
..
vhdl相关内容
将整数转换为 std_logic
假设你有一个循环 for i in 1 downto 0 loopfor j in 1 downto 0 循环tS0 但我需要将整数(这是自然的)转换为 std_logic.tS0 被声明为 std_logic.我只做一点(0 或 1).也就是说，我的 i 和 j 只能表示值 {0,1}. 我想我在这里采用了错误的方法.有人可以告诉我我该怎么做吗? 我不认为 std_logic
..
VHDL 过程风格
我一直在阅读这里的各种问题，因为我正在学习 VHDL 并且一直在寻求改进.然而，这条评论让我很好奇: 简单状态机问题 在我在大学的简短 VHDL 课程中，有人告诉我，分离进程是最好的形式，以分离同步方面. 显然这是个人喜好，但我希望一些更有经验的用户能够根据自己的喜好阐明优缺点?一种比另一种更常见吗? 谢谢！ 解决方案 嗯，因为是我说的你所链接的内容......我最
..
是否可以使用循环创建同一组件的多个实例?
我有一个组件: 组件 CAU 是港口(时钟:在 std_logic 中；重置:在 std_logic 中；开始:在 std_logic 中；V_DIRECTION : 在 vector_3d 中；P_ORIGIN : 在 vector_3d 中；V_NORMAL_IN : 在 vector_3d 中；DOT_A : 在 vector_3d 中；DOT_B : 在 vector_3d 中；DOT_
..
如何在 VHDL 中以十六进制形式将整数写入标准输出?
我可以将 integer 作为十进制打印到标准输出: 库标准；使用 std.textio.all;实体最小值是结束分钟；min 的架构行为是开始过程是变量 my_line : 行；开始写(我的行，16)；写线(输出，my_line)；等待;结束过程；结束行为； 输出: 16 但是如何输出: 100x10 解决方案 假设一个整数 i 和 VHDL-2008，你可以使用: write(
..
VHDL (Xilinx) 中的错误:无法链接设计
为什么我在 VHDL 中出现错误?另外，有时:由于之前的流程失败，无法进行流程? 非常感谢. 解决方案 对于进程失败的部分，Xilinx 工具编写者似乎有问题，请尝试重新启动它们，如果需要，也可以尝试重新启动您的机器.
..
反转 VHDL 上的位顺序
我在做类似的事情时遇到问题 b(0 to 7) 当我用 ghdl 编译它时，出现顺序错误.我发现使我的电路工作的唯一方法如下: library ieee;使用 ieee.std_logic_1164.all;实体反向器是港口(a: 在 std_logic_vector(7 downto 0) 中；y: 输出 std_logic_vector(7 downto 0);rev: 在 std_l
..
学习VHDL的最佳方式?
我想学习 VHDL，但我真的不知道从哪里开始. 我想要一些关于我需要的软件的建议和解释. 我也想得到一些参考资料，以便有效地学习它，而不是在网上搜索浪费时间，因为有很多电子书和教程，我真的不知道该选择哪一个. 解决方案 我建议你有很好的数字设计背景.如果没有，请从任何版本的 "Digital Design" 预订或“当代逻辑设计". 下载 GHDL(使用 GCC 技术的
..
VHDL 错误时选择
VHDL 是我遇到过的最糟糕的设计语言和最糟糕的语法.为什么这个 with-select-when 代码给我一个错误?: 库 ieee;使用 ieee.std_logic_1164.all;实体 mux48 是港口(mux48dv0:in std_logic_vector(7 downto 0);mux48dv1:in std_logic_vector(7 downto 0);mux48dv2
..
VHDL FSM多驱动网Q连接到常量驱动，其他驱动被忽略，我的代码有什么问题?
此代码是一个 FSM，它是一个摩尔机 Alyssa P. Hacker 有一只蜗牛从纸带上爬下来上面有 1 和 0.蜗牛每当最后两个微笑它爬过的数字是01. 设计 Moore 和 Mealy蜗牛大脑的 FSM. 代码如下 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体 simpfsm 是端口 ( A : 在 STD_LOGIC 中；clk : 在 STD_
..
什么是 VHDL 中的多个恒定驱动程序错误
我正在为闪存接口开发 VHDL 程序.在编译我的程序时，我收到了这个错误. (可点击) 正如您在图片中看到的，两个信号(右侧)经过“xnor"处理，结果分配给输出 (flash_oe). 谁能描述一下这个错误信息是什么? 解决方案 你在做这样的事情吗? 实体测试是端口 ( sig1, sig3 : IN BIT;sig2 : 输出位);结束测试；------------
..
VHDL 错误代码 10500
Vhdl 新手，我正在尝试制作 6 到 64 位解码器.我编写了一个功能正常的 3 到 8 个解码器，我需要使用它(准确地说是其中的 9 个)来制作 6 到 64 个.我不断收到 10500 错误代码，在我声明组件的端口映射和";"在行尾. 库 ieee;使用 ieee.std_logic_1164.all;实体 dec6to64 是端口 (w0,w1,w2,w3,w4,w5, En : 在
..
VHDL顺序条件信号赋值语句错误
在我的 VHDL 代码中，我在 sig_out_real
..
使用 if 语句更改进程内的信号 - VHDL
我在 VHDL 中有此代码.我想要的是在 sw'event 时第一个上升，然后，第一个是自己下降.但是当我模拟这个时，第一个永远不会下降！ process(rst,clk,sw)开始if (clk'EVENT and clk='1') 那么如果 (rst='1') 那么rst
..
VHDL 语法错误接近 if
我正试图通过这个简单的 VHDL 代码找出问题所在.如果有人可以帮助我，我将不胜感激.PS:我尝试了没有条件块的代码，它有效:S！ *消息错误是:Error (10500): VHDL syntax error at Four_Bits_Adder.vhd(18) near text "if";期待“;"，或标识符(“if"是保留关键字)，或“架构"* 4 位加法器代码是: 库iee
..
二进制补码 VHDL
我只是想在 VHDL 中制作一个简单的二进制补码设备，但它返回了这个非常烦人的错误，我不确定我做错了什么.可能是非常愚蠢的事情......错误是“错误 (10327):twocompliment.vhd(21) 处的 VHDL 错误:无法确定运算符“nand"的定义——找到 0 个可能的定义" 代码是 library ieee;使用 ieee.std_logic_1164.all;使用 i
..
ACTIV HDL - VHDL-“信号无法合成，同步描述错误"
在 Xilinx 中合成此代码时出错.这个错误是: “信号Z_1无法合成，同步描述错误" 实体 uk3 是港口(第一:在位；C:整数；clk : 在位;S : 输出整数);结束 uk3；--}} 自动维护部分结束uk3 的架构 uk3 是开始进程 (C,clk,rst)变量 Z_1:整数:=0；开始如果 rst='1' 那么 Z_1:=0;elsif rst='0'and clk'even
..
我需要多少个进程来监视两个信号?
我是 vhdl 初学者，需要帮助解决我的问题.我有 2 个需要监控的信号.一个是 CHECK，另一个是 OK.每次我要求检查时，我都应该没问题(高或低).我需要连续监测 6 个连续的 CHECK 脉冲，并计算 OK.如果我有 6 OK (LOW) 那么我需要产生输出 (HIGH)，任何其他情况下的输出 (LOW).我编写了一些代码，但不会产生上面想要的输出.但我首先有一个基本问题.这可以在一个过程
..
vhdl 中的 4 位加法器
我对 vhdl 语言还很陌生，所以请耐心等待.我刚刚为 1 位加法器编写了 vhdl 代码，但我在为 4 位加法器编写代码时遇到了麻烦.这就是我到目前为止所得到的，如果有人能指出我要查找的正确方向，那就太棒了！ VHDL 代码: 图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL;实体加法器 4 是通用(常数 N:整数:= 4)；港口(a, b: IN STD_LOGIC
..
wait 语句必须包含带有 UNTIL 关键字的条件子句
以下 VHDL 将用于测试台架.在分析过程中，我在第一个等待语句上不断收到错误:“等待语句必须包含带有 UNTIL 关键字的条件子句"我有几个以这种方式编写的工作测试台.我似乎无法找到错误可能是什么. `图书馆IEEE;使用 IEEE.std_logic_1164.all;实体 case_ex_TB 结束；case_ex_TB 的架构 simple_test 是--- DUT 组件声明 ---组
..