连接VHDL中的位 [英] Concatenating bits in VHDL
本文介绍了连接VHDL中的位的处理方法，对大家解决问题具有一定的参考价值，需要的朋友们下面随着小编来一起学习吧！
问题描述
如何连接VHDL中的位？我正在尝试使用以下代码：
How do you concatenate bits in VHDL? I'm trying to use the following code:
案例b0& b1& b2& b3是
...
Case b0 & b1 & b2 & b3 is ...
并抛出错误
谢谢
推荐答案
仅在信号分配运算符'< ='的右侧允许串联运算符'&'
The concatenation operator '&' is allowed on the right side of the signal assignment operator '<=', only
这篇关于连接VHDL中的位的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持IT屋！
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