simulation 第4页 - IT屋-程序员软件开发技术分享社区

时间测量开始和结束

我的时间度量有问题.我想测量生产时间.时间在装配工之前开始，我将不同的代理放在一起.在图片上，您会看到以下问题. 错误信息提前致谢. 解决方案如下图所示，每个 timeMeasureEnd 都必须与 timeMeasureStart 相关联.如果你不这样做，那么你会得到那个错误. 对于汇编程序，不能使用 timeMeasure 块，因为进入的代理与退出的代理不同，并且 ..

发布时间：2021-11-11 04:16:02 java simulation anylogic Java开发

如何将概率分布与代理相关联 - Anylogic

我正在 Anylogic 上模拟一个模型，其中代理从队列块流向服务块.我需要用这样的概率分布来定义服务中代理所花费的时间: -其中 70% 的人在服务中花费了 15 到 30 分钟的时间(应该是均匀分布，例如:uniform( 15, 30 )) -其中 20% 的时间在 30 到 45 分钟之间 -其中 10% 的时间在 45 到 60 分钟之间我已经为代理关联了一个名 ..

发布时间：2021-11-11 04:15:44 javascript java simulation anylogic event-simulation Java开发

Anylogic 模拟储存在容器中的材料

我正在尝试模拟存储在货架上的容器中的材料，如果您移除第一个容器，容器会向前滑动. 示例:一个容器可以容纳 10 个元素，并由批处理块填充.容器移动到货架(传送带)，它应该留在那里直到它是空的.组装块应从容器中取出一件并组装产品.如果容器是空的，它可以从传送带上掉下来. 我确实尝试将架子建模为传送带，效果不错，但如果有人有更好的想法，我很高兴听到. 我最大的问题是下降部分.正如您在 ..

发布时间：2021-11-11 04:15:38 java simulation anylogic Java开发

在 Anylogic 中只允许固定数量的代理定期通过队列块

我同时使用 Queue 和 Hold 块，在所有代理到达 Queue 块之前，hold 一直处于阻塞状态. 如何更改它并希望在固定的时间间隔(例如每 3 分钟)只允许固定数量的代理(例如 5 个代理)?我的队列和保持块的当前属性: queue_block_properties hold_block_properties 解决方案创建重复时间为 3 分钟的循环事件.还要创 ..

发布时间：2021-11-11 04:15:11 simulation anylogic agent-based-modeling 其他开发

Anylogic:如何让代理在队列中等待直到它改变状态?(离散事件流程图)

我开始将 Anylogic 用于模拟类，为此我需要对以下行为进行建模:有一个代理流进入一个 FIFO 队列，然后进入一个服务器(我用延迟建模块)，一次一个.代理有两种状态(称为 A 和 B)，如果代理在状态 A 到达队列末尾，则必须等到返回状态 B 才能进入服务. 我认为在队列和延迟块之间可以容纳一个代理的等待块可能会解决这种情况.但是我不知道如何让等待块在代理改变状态时立即释放它. ..

发布时间：2021-11-11 04:15:03 simulation anylogic 其他开发

AnyLogic:在一个源块中一起使用到达表和参数数据库

为了分析一个生产过程，我想根据过去的真实数据在我的源块中生成代理. 为此，我想使用到达表来确保代理在正确的时间生成.但我还需要为我的代理提供不同的参数变化. 为此，我想使用“从 DB 设置代理参数"；对勾. 但是，我似乎不能将两者结合使用.有没有办法结合使用到达表和参数DB? 非常感谢. 解决方案是的，你可以.您需要使用一个表格来显示有关代理的所有信息. 见 ..

发布时间：2021-11-11 04:14:30 simulation anylogic 其他开发

Anylogic - 要获取的资源的动态规范

与其在 seize 块的定义中静态定义要占用的资源(或资源池)，我希望进入 seize 块的代理能够指定它需要的资源. 例如，我可能会说 100 个资源池，每个资源池代表不同类型的资源(例如工具室中的工具).我模型中的每个代理都需要不同的资源组合和数量(在我的示例中，这将是工具).当我的代理进入 seize 块以获取其资源列表时，我希望代理能够指定它需要哪些资源(工具或资源集). 是否 ..

发布时间：2021-11-11 04:14:03 process simulation anylogic 其他开发

Anylogic:如何仅对同一资源池的某些工作人员执行停机时间

我必须为一个任务建模，在一个简化的示例中，两个工作人员对他们拥有的对象队列进行一些工作.但他们的工作班次可能有所不同，我的模型应该支持这一点. 有没有办法简单地做到这一点，即同一资源池的每个单元都有不同的工作时间表? 我尝试了一种自行开发的解决方案，其中我使用了两个单独的资源池，每个资源池的容量为一个，并将两个资源池分配给服务块.但问题是新配置的输出率比使用容量为2的单个资源池时要低. ..

发布时间：2021-11-11 04:13:57 simulation anylogic 其他开发

在 Anylogic 模拟中很难找到代理的当前位置

我为从起点线到目标线的行人运动建立了一个简单的模型，我想使用 XY 坐标(从 X=150 到 X=350，Y 是相同的)找到某个区域中移动代理的数量事件的动作是获取该区域的代理数量并设置变量crowd1的值: crowd1=count(agents(), p-> p.getX()>150 && p.getX() 问题是它总是 0 ，即使男性在模拟中移动. 解决方案您的环境 ..

发布时间：2021-11-11 04:13:34 simulation anylogic agent-based-modeling 其他开发

这是我当前不起作用的代码: CGEventSourceRef src =CGEventSourceCreate(kCGEventSourceStateHIDSystemState);CGEventRef cmdd = CGEventCreateKeyboardEvent(src, 0x37, true);CGEventRef cmdu = CGEventCreateKeyboardEvent(s ..

发布时间：2021-09-30 20:26:53 objective-c xcode macos cocoa simulation 移动开发

PTLsim等CAS模拟器如何实现x86硬件的周期精确模拟?

有人能告诉我像 http://www.ptlsim.org/ 这样的 CAS 软件是如何工作的吗?如果既不知道每条指令使用多少周期的信息，也不知道 CPU 分支预测逻辑，它们如何实现周期精度?或者一切都可以通过 NDA 获得? 我想它们在缓存被命中或遗漏时可能非常准确(也许我错了，但我认为预测内部算法更容易)，但不知道流水线和超标量是如何实现的，我很困惑如何使仿真周期准确. 因此，理论 ..

发布时间：2021-09-29 19:32:01 x86 simulation rtos osdev 其他开发

是否可以模拟像'window.confirm()'这样的阻塞对话框?

我想模拟块对话框，例如window.alert()、window.confirm() 或window.prompt() 和 DIV+JavaScript.使用回调函数似乎很容易.但是我想在显示确认对话框时阻止该过程. 也就是说，我想定义一个类似的函数: var Alert = function(){ balabala }; 在单击确定或取消后返回 true 或 false. 编辑: ..

发布时间：2021-09-23 20:18:55 javascript html block simulation confirm 前端开发

正态分布的每次模拟都是一样的(C++)

我写了一段代码来模拟 C++ 中的正态分布.但每次似乎结果都是一样的.我的问题是这种现象的原因是什么以及如何解决?我用 Python 从来没有这个问题.任何参考都非常感谢. //Simulation.cpp :定义控制台应用程序的入口点.#include "stdafx.h"#include #include无效主(){//创建默认引擎作为随机源//我们做实验的最大时间是 10000//记录到m ..

发布时间：2021-09-18 19:10:56 c++ visual-c++ simulation random-sample C/C++开发

为什么我得到“实体端口 d 与组件 portParsing 的无符号类型不匹配..."?当我尝试模拟这个 VHDL 时?

完整的错误信息是: ERROR:HDLCompiler:377 - "C:/Users/einar/Documents/Xilinx/ISE/Projects/EDA385/scale_clock_tb.vhd" 第 17 行:实体端口 d 与组件端口的无符号类型不匹配我正在使用 ISE webpack 并且我已经实现了顶层模块，顶层模块是 scale_clock. 此外，当我进行行为 ..

发布时间：2021-09-17 19:53:05 simulation vhdl xilinx 其他开发

VHDL 在modelsim 加载设计中出现仿真致命错误

(是的，我知道有一种更简单的方法，是的，我的教授要求很长.)以下是我的 1 位加法器/减法器的代码. library ieee;使用 ieee.std_logic_1164.all;实体 FA1Bit 是端口(x，y，Cin:在 std_logic 中；操作:在 std_logic 中；S, Cout: out std_logic);结束 FA1Bit；FA1Bit 的架构 FA1Bit_arc ..

发布时间：2021-09-17 19:52:56 vhdl simulation modelsim 其他开发

VHDL - iSIM 输出未初始化，不改变状态

嗨，我是 Xilinx 的新用户，在如何在测试台上编写激励/模拟时遇到了麻烦.我的输出(Kd)没有给我任何合理的值，而是在前几个时钟周期给出“u"，然后移动并始终保持在“1". 不确定我是否写了正确的刺激，但希望有人能帮助我！我的 VHDL 代码图书馆IEEE;使用 IEEE.STD_LOGIC_1164.ALL；实体代码Fig2b是端口( R0 :在 STD_LOGIC 中；R ..

发布时间：2021-09-17 19:50:16 vhdl simulation 其他开发

我如何解决这个增量周期时钟延迟问题

我有以下代码的简化示例，其中可以模拟 DeltasTest 实体以显示问题.实际设计中的时钟是否基于泛型反转或不反转，并在此下方馈送其他几个实体. 问题是简单的边沿检测器在行为模拟中不起作用(data_out 只是一个小故障)，因为反转阶段在时钟上引入了增量周期延迟.有没有标准或其他优雅的方法来解决这个问题? 到目前为止，我最好的解决方案是将 data_in 信号分配给另一个信号，使其 ..

发布时间：2021-09-17 19:50:04 vhdl simulation 其他开发

verilog 什么时候使用当前时隙的值，什么时候使用上一个时隙的值?

这是一个简短的示例代码，让我很困惑.在 verilog 进程中使用当前或前一个模拟时隙的值的规则是什么? module test();注册时钟，rst，r1，r2，r3；最初的开始时钟 = 0;rst = 0;r1 = 0;r2 = 0;r3 = 0;@(posedge 时钟)第一 = 1;结束//初始总是 #5 开始:clkgenclk = ~clk;结尾/** 测试 **///以前的总是@( ..

发布时间：2021-09-17 19:29:50 verilog simulation 其他开发

模拟输出全为零

我的设计块和测试平台代码编译；然而，当我模拟时，我没有得到正确的输出.谁能告诉我我的代码哪里出错了? 这是测试平台的代码: 模块测试平台；reg [511:0]FROM_LS;注册时钟；reg [63:0]TO_IF_ID;最初的开始时钟= 0;TO_IF_ID[63:0]=63'b0;FROM_LS[511:480]= 32'b00011_00000_00100_01100_11100_ ..

发布时间：2021-09-17 19:27:43 verilog simulation 其他开发

为什么 HDL 仿真(来自源代码)可以访问仿真器的 API?

这是一个受此问答对启发的问题:从 SystemVerilog 测试台调用 questa sim 命令问题询问 Verilog 代码如何控制执行模拟器 (QuestaSim).我也看到了类似的 VHDL 问题和方法. 所以我的问题是: 为什么模拟(从)应该拥有它的模拟器(主)的能力? 典型用例是什么? 进一步阅读: 从SystemVerilog 测试台 VerTc ..

发布时间：2021-09-17 19:26:56 vhdl verilog simulation questasim 其他开发

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