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在Linux上测量TLB未命中的命令

请告诉我Linux上TLB未命中的测量命令好吗？是否可以将次要页错误视为TLB未命中？推荐答案您可以使用perf执行此操作。只要您的CPU支持它。使用perf list了解可用的计数器。当我拿起这个列表并贪婪地想要TLB(在我的Sandy Bridge机器上)时，我得到： rob@tartarus:~$ perf list | grep -i tlb dTLB-loa ..

发布时间：2022-03-23 18:52:09 linux profiling tlb 服务器开发

内存屏障和 TLB

内存屏障保证数据缓存是一致的.但是，它是否保证 TLB 是一致的? 我看到一个问题，即在线程之间传递 MappedByteBuffer 时，JVM(java 7 update 1)有时会因内存错误(SIGBUS、SIGSEG)而崩溃. 例如 final AtomicReferencembbQueue = new AtomicReference();//在后台线程中.MappedB ..

发布时间：2022-01-13 21:32:14 java centos memory-mapped-files tlb memory-barriers Java开发

TLB 未命中与缓存未命中?

有人能解释一下 TLB(翻译后备缓冲区)未命中和缓存未命中之间的区别吗? 我相信我发现 TLB 指的是某种虚拟内存地址，但我并不太清楚这究竟意味着什么? 我了解当内存块(缓存行的大小)加载到(L3?)缓存中并且如果当前缓存行中未保存所需地址时会导致缓存未命中 - 这是缓存未命中. 解决方案嗯，今天所有的现代操作系统都使用一种叫做虚拟内存的东西.CPU生成的每个地址都是虚拟的. ..

发布时间：2022-01-11 23:20:45 performance caching operating-system cpu-architecture tlb 其他开发

什么是 TLB 击落?

什么是 SMP 中的 TLB 击落? 我无法找到有关此概念的大量信息.任何好的例子都将不胜感激. 解决方案一个简单的例子: 系统中的所有处理器共享一些内存. 您的一个处理器限制对该共享内存页面的访问. 现在，所有处理器都必须刷新它们的 TLB，这样被允许访问该页面的处理器就不能再这样做了. 一个处理器导致 TLB 在其他处理器上刷新的操作称为 TLB 击落. ..

发布时间：2022-01-11 23:17:36 caching operating-system tlb smp 其他开发

我正在阅读操作系统概念，我正在阅读第 8 章！但是，我可以使用一些澄清或保证我的理解是正确的. 逻辑地址:根据本书，逻辑地址由 CPU 生成.这到底是什么意思?(在执行生成的地址系统中......)我假设当为程序编译代码时，程序不知道代码将在哪里加载到内存中.编译器所做的只是设置程序布局的总体草图以及图像的布局方式，但不会为其分配任何实际地址.当程序执行时，CPU 获取编译器制作的这个布局图 ..

发布时间：2021-12-24 17:07:56 memory-management memory-address tlb mmu 其他开发

缓存未命中、TLB 未命中和页面错误

谁能清楚地解释一下缓存未命中、tlb 未命中和页面错误之间的区别，以及它们如何影响有效内存访问时间? 解决方案让我一步一步解释所有这些事情. CPU 生成逻辑地址，其中包含页码和页偏移. 页码用于索引到页表中，得到对应的页框号，一旦我们有了页面物理内存(也称为主内存)的帧，我们可以应用页面偏移来获得内存的正确字. 为什么要使用 TLB(Translation Look ..

发布时间：2021-12-20 11:27:33 caching memory operating-system tlb 其他开发

VIPT 到 PIPT 的转换如何在 L1->L2 驱逐上工作

这个场景出现在我的脑海中，看起来有点基础，但我会问. 所以在 L1 中有一个虚拟索引和物理标签，但是集合变满了所以它被驱逐了.L1 控制器如何从 L1 中的虚拟索引和物理标签中获取完整的物理地址，以便将线插入 L2?我想它可以在 TLB 中搜索组合，但这似乎很慢，而且它可能根本不在 TLB 中.也许来自原始 TLB 转换的完整物理地址存储在缓存线旁边的 L1 中? 这也引发了一个更广泛 ..

发布时间：2021-12-20 11:27:18 caching intel cpu-architecture cpu-cache tlb 其他开发

VIPT Cache:TLB 与 Cache 之间的连接缓存?

我只是想澄清这个概念，并且可以找到足够详细的答案，这些答案可以对硬件中的一切实际运作方式有所了解.请提供任何相关详细信息. 在 VIPT 缓存的情况下，内存请求并行发送到 TLB 和缓存. 从 TLB 中我们得到了被翻译的物理地址.从缓存索引中，我们得到一个标签列表(例如，来自属于一个集合的所有缓存行). 然后将翻译后的 TLB 地址与标签列表进行匹配以找到候选者. 我的问 ..

发布时间：2021-12-20 11:02:53 caching cpu-architecture cpu-cache tlb mmu 其他开发

L2 TLB 未命中后会发生什么?

我很难理解当转换后备缓冲区的前两个级别导致未命中时会发生什么? 我不确定“页面行走"是否发生在特殊的硬件电路中，或者页表是否存储在 L2/L3 缓存中，或者它们是否只驻留在主内存中. 解决方案 (其中一些是 x86 和 Intel 特定的.大多数关键点适用于任何执行硬件页面遍历的 CPU.我还讨论了像 MIPS 这样的 ISA使用软件处理 TLB 未命中.) 现代 x86 微体 ..

发布时间：2021-12-08 11:26:30 performance x86 cpu cpu-architecture tlb 其他开发

更新 ARM TTBR(翻译表基址寄存器)的缺点是什么?

这个问题与这个问题有关:虽然“fork";对于一个进程，为什么Linux内核会为每个新创建的进程复制内核页表的内容? 我发现 Linux 内核试图通过将交换页表的内容复制到函数 pgd_alloc 中每个新创建的页表中来避免在用户态和内核态之间切换时更新 TTBR.问题是:更新 ARM TTBR 的缺点是什么? 解决方案更新 TTBR(翻译表基址寄存器)Note1 并启用 MMU ..

发布时间：2021-11-17 22:15:28 linux linux-kernel arm tlb mmu 服务器开发

ARM11 转换后备缓冲区 (TLB) 用法?

是否有解释如何在 ARM1176JZF-S 内核上使用 TLB(Translation Lookaside Buffers)表的体面指南? 查看了该 ARM 平台的技术文档后，我仍然不知道 TLB 是什么或它是什么样子.据我了解，每个 TLB 条目将一个虚拟页面映射到一个物理页面，从而允许重新映射和控制内存权限. 除此之外，我完全不知道如何使用它们. TLB 条目具有什么结构?如 ..

发布时间：2021-11-17 22:10:04 arm tlb armv6 其他开发

什么是 PDE 缓存?

我有以下基于 ARM 的 SoC 规格: L1 数据缓存 = 32 KB, 64 B/line, 2-WAY, LRU L2 缓存 = 1 MB，64 B/行，16 路 L1 数据 TLB(用于加载):32 个条目，完全关联 L2 数据 TLB:512 个条目，4 路 PDE 缓存:16 个条目(每 1 MB 虚拟空间一个条目) 我想知道 PDE 缓存是什么?我想这与 TLB ..

发布时间：2021-11-17 21:41:51 arm computer-architecture tlb cpu-cache mmu 其他开发

Intel的Sandy Bridge CPU中TLB的大小是如何确定的?

维基网页(https://en.wikipedia.org/wiki/Sandy_Bridge) 提到数据 TLB 对于 4KB、2MB 和 1GB 页面分别有 64、32 和 4 个条目. 我发现这些数字很难理解.Sandy Bridge 有一个 48 位的虚拟地址，这意味着对于 4K 页面，可以有 2^36 个页面，对于 2MB 和 1GB 页面，应该有 2^27 和 2^18 个页面. ..

发布时间：2021-11-17 02:48:51 architecture cpu tlb 其他开发

TLB是否包含在内?

TLB层次结构是否包含在现代x86 CPU(例如Skylake或其他Lakes)上? 例如， prefetchtn 将数据带到级别缓存 n + 1 以及DTLB中的相应TLB条目.它也会包含在STLB中吗? 解决方案 AFAIK，在Intel SnB系列2级TLB上是一级iTLB和dTLB的牺牲品缓存.(我可以我最初没有在IDK上找到它的来源，所以带着一粒盐拿来.我原本以为这是一个众 ..

发布时间：2021-04-24 21:06:18 assembly x86 cpu-architecture tlb 其他开发

如何导出用C#编写的接口以实现TLB生成的Delphi代码

我目前正在开发旧COM接口(用于与其他设备进行通信)的“嵌入式"替换.该接口当前在大型应用程序中使用.库的作者现在不赞成使用旧的COM接口，他们现在仅支持和开发C#接口.我的任务是开发上述“嵌入式"替换.它充当旧应用程序(用Delphi编写)和新的基于C#的接口之间的代理.我试图在主应用程序中尽可能少地更改代码.因此，我尝试尽可能地模仿旧界面.所以我用C#编写代码，然后将其导出到TLB文件中.TL ..

发布时间：2021-04-23 19:04:59 c# delphi com tlb C#/.NET

调用invlpg指令时出现段错误

我正在尝试实现tlb刷新功能.对于刷新，我使用INVLPG指令，但不幸的是，它始终会导致分段错误.您能帮我解决这个问题吗? 这是代码: #include "stdlib.h" inline void tlb_flush_entry(int *m) { asm volatile ("invlpg %0"::"m"(*m):"memory"); } int main(int ..

发布时间：2020-07-11 02:05:50 x86 segmentation-fault tlb 其他开发

如何确定英特尔Sandy Bridge CPU中TLB的大小?

Wiki网页( https://en.wikipedia.org/wiki/Sandy_Bridge )提到Data TLB分别具有4KB，2MB和1GB页面的64、32和4个条目. 我发现这些数字很难理解.桑迪桥(Sandy Bridge)的虚拟地址为48位，这意味着对于4K页，可以有2 ^ 36页，对于2MB和1GB页，应该有2 ^ 27和2 ^ 18页.如果TLB有64个4K页条目，则 ..

发布时间：2020-07-11 02:05:48 architecture cpu tlb 其他开发

CPU如何通过TLB和缓存发出数据请求?

我正在观察最近的几个英特尔微体系结构(Nehalem/SB/IB和Haswell).我正在尝试弄清楚在发出数据请求时会发生什么(在相当简化的水平上).到目前为止，我有一个大概的想法: 执行引擎发出数据请求 “内存控制"查询L1 DTLB 如果上述内容未达到要求，则现在查询L2 TLB 这时可能会发生两种情况:未命中或命中: 如果命中，CPU会尝试L1D/L2/L3高速缓存，页 ..

发布时间：2020-07-11 02:05:43 caching cpu intel cpu-architecture tlb 其他开发

当L1丢失与L2访问有很大不同时...与TLB相关吗?

我一直在某些算法上运行一些基准测试，并分析它们的内存使用情况和效率(L1/L2/TLB访问和未命中)，其中一些结果对我来说很有趣. 考虑到包含性的缓存层次结构(L1和L2缓存)， L1缓存未命中的次数是否应该与 L2缓存访问次数一致?我发现的一种解释是与TLB相关的:当虚拟地址未在TLB中映射时，系统会自动跳过某些缓存级别中的搜索. 这看起来合法吗? 解决方案首先，包含性缓存层次结 ..

发布时间：2020-07-11 02:05:41 caching profiling cpu-cache tlb 其他开发

VIPT到PIPT的转换如何在L1-> L2逐出中工作

这种情况浮现在我的脑海，似乎有点基本，但我会问. 因此L1中有一个虚拟索引和物理标记，但是该集合已满，因此被逐出. L1控制器如何从虚拟索引和L1中的物理标签获取完整的物理地址，以便可以将线路插入L2?我想它可以在TLB中搜索组合，但这似乎很慢，而且可能根本不在TLB中.也许来自原始TLB转换的完整物理地址存储在高速缓存行旁边的L1中? 这也引发了一个更广泛的问题:当PMH将访问的位写 ..

发布时间：2020-07-11 02:05:37 caching intel cpu-architecture cpu-cache tlb 其他开发

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